|
350 | 350 | #define IMX8MQ_CLK_VPU_G2_ROOT 241
|
351 | 351 |
|
352 | 352 | /* SCCG PLL GATE */
|
353 |
| -#define IMX8MQ_SYS1_PLL_OUT 232 |
| 353 | +#define IMX8MQ_SYS1_PLL_OUT 242 |
354 | 354 | #define IMX8MQ_SYS2_PLL_OUT 243
|
355 | 355 | #define IMX8MQ_SYS3_PLL_OUT 244
|
356 | 356 | #define IMX8MQ_DRAM_PLL_OUT 245
|
|
372 | 372 | /* txesc clock */
|
373 | 373 | #define IMX8MQ_CLK_DSI_IPG_DIV 256
|
374 | 374 |
|
375 |
| -#define IMX8MQ_CLK_TMU_ROOT 265 |
| 375 | +#define IMX8MQ_CLK_TMU_ROOT 257 |
376 | 376 |
|
377 | 377 | /* Display root clocks */
|
378 |
| -#define IMX8MQ_CLK_DISP_AXI_ROOT 266 |
379 |
| -#define IMX8MQ_CLK_DISP_APB_ROOT 267 |
380 |
| -#define IMX8MQ_CLK_DISP_RTRM_ROOT 268 |
| 378 | +#define IMX8MQ_CLK_DISP_AXI_ROOT 258 |
| 379 | +#define IMX8MQ_CLK_DISP_APB_ROOT 259 |
| 380 | +#define IMX8MQ_CLK_DISP_RTRM_ROOT 260 |
381 | 381 |
|
382 |
| -#define IMX8MQ_CLK_OCOTP_ROOT 269 |
| 382 | +#define IMX8MQ_CLK_OCOTP_ROOT 261 |
383 | 383 |
|
384 |
| -#define IMX8MQ_CLK_DRAM_ALT_ROOT 270 |
385 |
| -#define IMX8MQ_CLK_DRAM_CORE 271 |
| 384 | +#define IMX8MQ_CLK_DRAM_ALT_ROOT 262 |
| 385 | +#define IMX8MQ_CLK_DRAM_CORE 263 |
386 | 386 |
|
387 |
| -#define IMX8MQ_CLK_MU_ROOT 272 |
388 |
| -#define IMX8MQ_VIDEO2_PLL_OUT 273 |
| 387 | +#define IMX8MQ_CLK_MU_ROOT 264 |
| 388 | +#define IMX8MQ_VIDEO2_PLL_OUT 265 |
389 | 389 |
|
390 |
| -#define IMX8MQ_CLK_CLKO2 274 |
| 390 | +#define IMX8MQ_CLK_CLKO2 266 |
391 | 391 |
|
392 |
| -#define IMX8MQ_CLK_NAND_USDHC_BUS_RAWNAND_CLK 275 |
| 392 | +#define IMX8MQ_CLK_NAND_USDHC_BUS_RAWNAND_CLK 267 |
393 | 393 |
|
394 |
| -#define IMX8MQ_CLK_END 276 |
| 394 | +#define IMX8MQ_CLK_END 268 |
395 | 395 | #endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */
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