|
25 | 25 | #define MLXPLAT_CPLD_LPC_REG_CPLD1_VER_OFFSET 0x00
|
26 | 26 | #define MLXPLAT_CPLD_LPC_REG_CPLD2_VER_OFFSET 0x01
|
27 | 27 | #define MLXPLAT_CPLD_LPC_REG_CPLD3_VER_OFFSET 0x02
|
| 28 | +#define MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET 0x03 |
28 | 29 | #define MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET 0x1d
|
29 | 30 | #define MLXPLAT_CPLD_LPC_REG_RST_CAUSE1_OFFSET 0x1e
|
30 | 31 | #define MLXPLAT_CPLD_LPC_REG_RST_CAUSE2_OFFSET 0x1f
|
@@ -1139,6 +1140,12 @@ static struct mlxreg_core_data mlxplat_mlxcpld_default_ng_regs_io_data[] = {
|
1139 | 1140 | .bit = GENMASK(7, 0),
|
1140 | 1141 | .mode = 0444,
|
1141 | 1142 | },
|
| 1143 | + { |
| 1144 | + .label = "cpld4_version", |
| 1145 | + .reg = MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET, |
| 1146 | + .bit = GENMASK(7, 0), |
| 1147 | + .mode = 0444, |
| 1148 | + }, |
1142 | 1149 | {
|
1143 | 1150 | .label = "reset_long_pb",
|
1144 | 1151 | .reg = MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET,
|
@@ -1369,6 +1376,7 @@ static bool mlxplat_mlxcpld_readable_reg(struct device *dev, unsigned int reg)
|
1369 | 1376 | case MLXPLAT_CPLD_LPC_REG_CPLD1_VER_OFFSET:
|
1370 | 1377 | case MLXPLAT_CPLD_LPC_REG_CPLD2_VER_OFFSET:
|
1371 | 1378 | case MLXPLAT_CPLD_LPC_REG_CPLD3_VER_OFFSET:
|
| 1379 | + case MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET: |
1372 | 1380 | case MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET:
|
1373 | 1381 | case MLXPLAT_CPLD_LPC_REG_RST_CAUSE1_OFFSET:
|
1374 | 1382 | case MLXPLAT_CPLD_LPC_REG_RST_CAUSE2_OFFSET:
|
@@ -1426,6 +1434,7 @@ static bool mlxplat_mlxcpld_volatile_reg(struct device *dev, unsigned int reg)
|
1426 | 1434 | case MLXPLAT_CPLD_LPC_REG_CPLD1_VER_OFFSET:
|
1427 | 1435 | case MLXPLAT_CPLD_LPC_REG_CPLD2_VER_OFFSET:
|
1428 | 1436 | case MLXPLAT_CPLD_LPC_REG_CPLD3_VER_OFFSET:
|
| 1437 | + case MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET: |
1429 | 1438 | case MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET:
|
1430 | 1439 | case MLXPLAT_CPLD_LPC_REG_RST_CAUSE1_OFFSET:
|
1431 | 1440 | case MLXPLAT_CPLD_LPC_REG_RST_CAUSE2_OFFSET:
|
|
0 commit comments