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    Redes Iterativas

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    Este documento describe las redes iterativas y cómo se pueden usar para diseñar circuitos digitales como un detector de paridad y un comparador de bits. Las redes iterativas consisten en celdas repetitivas con entradas y salidas primarias y secundarias. El detector de paridad usa una tabla de verdad para diseñar cada celda para calcular si el número de unos es par o impar. El comparador de 4 bits usa estados y tablas de transición y Karnaugh maps para diseñar cada celda para indicar si los números de entrada son iguales, el primer

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    Este documento describe las redes iterativas y cómo se pueden usar para diseñar circuitos digitales como un detector de paridad y un comparador de bits. Las redes iterativas consisten en celdas repetitivas con entradas y salidas primarias y secundarias. El detector de paridad usa una tabla de verdad para diseñar cada celda para calcular si el número de unos es par o impar. El comparador de 4 bits usa estados y tablas de transición y Karnaugh maps para diseñar cada celda para indicar si los números de entrada son iguales, el primer

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    Circuitos Digitales Avanzados

    M.C. Aglay Gonzlez Pacheco Saldaa

    Redes Iterativas
    Las redes iterativas [1] es una forma muy repetitiva de una red lgica combinacional.
    Esta estructura repetitiva hace posible la descripcin de redes iterativas, utilizando tcnicas
    para circuitos secuenciales.
    Cada celda de una red iterativa debe tener la misma configuracin. Las celdas
    pueden tener una o ms entradas primarias, entradas secundarias, salidas primarias y salidas
    secundarias (ver figura 1).

    Figura 1.

    Para disear un detector de paridad, tenemos la siguiente tabla:

    Nmero de "unos"
    Par
    Impar

    ai
    0
    1

    De aqu obtenemos la tabla de verdad:

    ai
    0
    0
    1
    1

    Xi
    0
    1
    0
    1

    ai+1
    0
    1
    1
    0

    Xi=0
    0
    1

    ai+1

    Xi=1
    1
    0

    Circuitos Digitales Avanzados

    ai+1 = Xi ai

    M.C. Aglay Gonzlez Pacheco Saldaa

    donde ai+1 indica si el nmero de "unos" es par(0) o impar(1).

    Cada celda tiene la configuracin que se muestra en la figura 2.

    Figura 2.

    Disear un comparador de 4 bits:


    Se necesita una red iterativa de 3 celdas, que compare a partir de los bits menos
    significativos, dos nmeros de 4 bits cada uno. Los nmeros los llamaremos
    X y Y. Las
    salidas sern 3: Z 1=1 cuando X=Y, Z 2 =1 cuando X>Y, y Z 3=1 cuando X<Y.
    El diseo se har con estados:
    S0 cuando X=Y
    S1 cuando X>Y
    S3 cuando X<Y
    La tabla de estados es:
    XiYi
    Si
    00
    X=Y S 0
    S0
    X>Y S 1
    S1
    X<Y S 2
    S2

    01
    S2
    S1
    S2

    La tabla de transicin es:

    ai+1 bi+1

    00
    01
    10
    11

    00
    00
    01
    10
    XX

    01
    10
    01
    10
    XX

    10
    01
    01
    10
    XX

    11
    00
    01
    10
    XX

    10
    S1
    S1
    S2

    11
    S0
    S1
    S2

    Z0
    1
    0
    0

    Z1
    0
    1
    0

    Z2
    0
    0
    1

    23

    Circuitos Digitales Avanzados

    M.C. Aglay Gonzlez Pacheco Saldaa

    Resolviendo los Mapas de Karnaugh:


    Xi Yi

    ai bi
    00
    01
    11
    10

    00

    01

    11

    10

    0
    0
    X
    1

    1
    0
    X
    1

    0
    0
    X
    1

    0
    0
    X
    1

    ai+1 = ai + Xi' Yi bi'


    Xi Yi

    ai bi
    00
    01
    11
    10

    00

    01

    11

    10

    0
    1
    X
    0

    0
    1
    X
    0

    0
    1
    X
    0

    1
    1
    X
    0

    bi+1 = bi + Xi Yi' ai'


    Z0i = ai'

    bi' = (ai + bi)'

    Z1i =

    ai' bi

    Z2i =

    ai bi'

    Cada celda de la red iterativa tiene la siguiente configuracin (ver figura 3).

    Circuitos Digitales Avanzados

    M.C. Aglay Gonzlez Pacheco Saldaa

    Figura 3.
    Para comparar cuatro bits, se necesitan 3 celdas, para comparar 8 bits, se necesitan 7 celdas.
    Los bits menos significativos entran en a1 y b1; los siguientes bits entran en X1 y en Y1; el
    tercer par de bits entran en X2 y enY2 ; y as sucesivamente. Al final de la red iterativa, Z0
    enciende cuando X=Y, Z1 cuando X>Y y Z2 enciende cuando X<Y.

    Referencia:
    [1] "Teora de Conmutacin y diseo lgico"
    Autor: Frederick Hill, Gerald Peterson
    Editorial: Limusa

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