Divisor de Frec Dig

UNIVERSIDAD DE EL SALVADOR
FACULTAD DE INGENIERA Y ARQUITECTURA

ESCUELA DE INGENIERA ELCTRICA
ELECTRNICA III
LABORATORIO 5:
Divisor Digital /16, Convertidor Digital-Analgico,
Filtro Butterworth, Amplificador S/H.
Grupo de laboratorio: 02
Catedrtico: Ing. Jorge Ramos Lpez.
Instructores:
Ramos Silva, Georgina Alejandra
Valle Torres, Armando Jos.
Alumnos:
Menjvar Meja Luis Alberto
MM10019
Ventura Rodrguez Alejandro Javier
VR12001
Noviembre 17 de 2015.
RESUMEN
En este laboratorio se implement un divisor de frecuencia empleando un contador
de 4 bits, como resultado se obtuvo una seal de salida que como se espero fue
diecisis veces menor que la frecuencia de entrada, siendo est determinada por un
LM555 en configuracin astable
Una vez se construy el contador, se conect a un circuito que se deba disear
para que funcione como convertidor digital-anlogo esperando obtener una seal
tipo diente de cierra a su salida
Posteriormente se procedi a filtrar la seal de menor frecuencia obtenido con el
divisor de frecuencia, por medio de un filtro de 3 orden, y luego esta se muestreara
por medio de un circuito Sample & Hold.
EQUIPO
Lista de materiales y equipo utilizados para la elaboracin y prueba de los circuitos
realizados en la prctica de laboratorio:
Osciloscopio Agilent DSO1012A ,100 MHz.

Generador de seales agilent 33210a 100 MHZ.
Protoboard.
Multitester digital.
MATERIALES
Timer: LM555.
Amp-Op: 741.
MOSFET: I4007.
CI 74LS93
Resistencias.
Capacitores.
INTRODUCCION
El diseo de seales de reloj es importante, una gran cantidad de sistemas estn

diseados para trabajar a diferentes frecuencias de reloj, y resulta poco prctico
colocar un oscilador por cada frecuencia deseada, es aqu donde entran los
conceptos como divisor de frecuencia, que en esencia, reducen la frecuencia un
determinado factor; con estos mecanismos, se utiliza un solo oscilador, a la mayor
de las frecuencias, y todas las menores se obtienen mediante divisores de
frecuencia.
Otra importante herramienta en la actualidad son los convertidores digital-anlogos

o anlogo digital, utilizados en el proceso de adquisicin o generacin digital de
seales.
DIVISOR DE FRECUENCIA DIGITAL.

Para implementarlo, construir un multivibrador estable con el LM555 y recortar la
seal de 0 a 5V, con las siguientes caractersticas:
f =20 kHz
DC =60
Para LM555:
f=
R A + RB
1
DC =
0.69C(R A +2 R B)
R A +2 R B
Escogiendo un capacitor de 1nF se obtiene:
R A +2 R B=
R A + R B=
1
=72463.77
0.69Cf
0.6
=43478.26
0.69Cf
Donde se obtiene:
R A =15 k R B=30 k
EL circuit0 mediante PSPICE, es como se observa en la figura 1.
Figura 1 Implementacin del multivibrador astable
La salida de este circuito se muestra en la figura 2, luego se procedi a utilizar un

divisor de voltaje para reducir el voltaje de salida a 5V y se aplic un seguidor de
voltaje como se observa en la figura 3 y su salida correspondiente en la figura 4.
4
$$
Figura 2 Divisor de voltaje y seguidor de voltaje aplicados
3) del multivibrador
Figura 3 Salida (pin
Figura 4 Salida del divisor de tencin
Esta salida fue utilizada como seal de reloj para un contador de 4 bits
obtenindose lo siguiente:
Para el bit menos significante (Qa).
Para que se complete un ciclo del bit ms significante, debe haber dos flancos de
bajada en la seal de reloj, como se muestra en la figura 5. Esto significa que la
seal de salida del bit menos significante es la mitad de la frecuencia de reloj, esto
se muestra en la figura 6.
Figura 5 salida del bit menos significante

salida de un sistema
Figura 6 Seal de reloj y seal de
Para Qb.
Qb ocupa como seal de reloj la seal Qa, por lo que la frecuencia de este ser la
mitad que la frecuencia anterior, se observa en la figura 7
Para Qc.
Qc utiliza como seal de reloj la salida Qb, por lo que la salida ser como la
mostrada en la figura 8.
Figura 7 Salida para Qc
Figura 8 salida del bit Qb
Para el bit ms significante (Qd).

De igual manera para este bit, este utiliza como seal de reloj la salida de Qc, por lo
que su frecuencia ser la mitad que la de Qc, como se visualiza en la figura 9.
Figura 9 Salida para Qd
Si podemos observar la frecuencia para cada caso, y llamando f a la frecuencia

original del oscilador, f=20kHz:
Bit
fp/f
Qa
Frecuencia propia
(fp)
10 Khz
Qb
6.58 Khz
1/4
Qc
2.48 Khz
1/8
Qd
1.23 Khz
1/16
1/2
La salida Qd sera el divisor de frecuencia de 1/16.
CONVERTIDOR D/A
Los 4 bits de salida del contador se conectaran a un circuito convertidor digital
anlogo, mostrado en la figura 10
Figura 10 Convertidor DA
La base de Q1 es la entrada para el bit ms significante, y la base de Q4 es la

entrada para el bit menos significante, como salida del circuito se obtuvieron los
siguientes datos:
Entradas
Simulacin
Practica
0000
680nV
0V
0001
504mV
558mV
0010
1.02V
1.21V
0011
1.56V
1.72V
1110
7.02V
7.81V
1111
7.56V
8.23V
La introducir las salidas del contador se espera obtener una seal tipo diente de
cierra, dado a que el conteo ira en aumento desde cero, hasta 15, el voltaje de
salida aumentara desde cero hasta 8.2V y luego volver a iniciar, con la misma
frecuencia que la seal del bit ms significante, este resultado se muestra a
continuacin en la figura 11.
FILTRO BUTTERWORTH
Disear un filtro Butterworth con las especificaciones siguientes:
Ancho de banda: 1.33 KHz.
Ganancia DC: unidad.
Valor mximo de los condensadores: 0.02 F.
Nota: el diseo completo puede ser realizado con cinco condensadores de
0.01 F.
Alimentadores: 15 V
Pendiente de la respuesta en frecuencia -60dB (3 etapas)
Solucin:
Configuracin a utilizar: Fuente de voltaje controlada por voltaje (VCVS)
Figura 11 Filtro VCVS
Sabemos que la funcin de un filtro de segundo orden es:
V out
=
V
k =1+
V out
=
V
a0
2
s+
w0
2
s+ w0
Q
R2
1 a
1
=3 = 02 ; w 0=
R1
Q w0
CR
k w 02
w
s2 + 0 s+ w02
1
3k
10
V out
=
V
1
CR
( )
1
(
CR )
1
s+
s+ (
1
CR )
k
3k
V out
=
V
k
s2 +
( C 1R )
2
3k
1
s+ 2 2
CR
C R
De la funcin de transferencia sabemos que:
w 2=
1
1
w=
2
CR
C R
2
Tomando un valor de R= 10K, (En el laboratorio no hay resistencias con el valor

de 10k se utiliz una resistencia de 9.23K).
2 f =
1
CR
C=
1
2 fR
C=
1
2 (1.33 kHz ) (10 k)
C=12 nF
Necesitamos la ganancia unitaria:
k =1+
R2
R1
Si R2=1k y R 10k
K= 1 + 0.1
K=1.1 V/V
Etapa 1:
Esta etapa proporciona un pendiente de -40dB
11
Figura 12 Filtro VCBS de segundo orden.
Luego se le aadi una etapa RC para obtener un circuito de tercer orden

(pendiente de -60 dB).
Filtro VCBS de segundo orden, est filtro se observa en la figura 13.
Figura 13 Filtro de tercer orden
Diagrama de polos para el filtro de tercer orden, figura 14.
Figura 14 Diagrama d epolos
12
Respuesta en frecuencia del filtro:
Figura 15 Diagrama de Bode
De donde podemos estimar la frecuencia de corte en:
f c =1.32 kHz
Para la salida MSB de la prctica 1, (Una onda cuadrada de 5 Vp-p, 1.25 KHz):
Figura 16 Salida del MSD y salida del filtro activo
La salida para el filtro en el laboratorio fue la que se muestra en la figura 17.
Figura 17
13
SAMPLE AND HOLD

Utilizando los mismos componentes que el laboratorio 4, tenemos:
Figura 17 Circuito Sample and hold
Para este caso, la seal muestreada es y la seal que muestrea son:
Figura 18, Seal a ser muestreada y seal Vgate
De modo que la seal a la salida ser, como se observa en la figura 19:
14
Figura 19, seal resultante
Qu pasa con la sea de salida si?

Se le coloca una resistencia de 1M en paralelo con el capacitor.
La constante de tiempo asociada con este capacitor es RC, donde C es el valor del
capacitor, y R es la resistencia vista por l, en este caso la resistencia que el ve es
la resistencia de entrada del amplificador operacional (que es 2M) y la resistencia
de salida del NMOS (la cual es muy grande tambin), por lo que al aadir una
resistencia de 1M, la constante de tiempo sera an muy grande comparado con la
frecuencia de muestreo, y el capacitor no se descargara entre dos pulsos de dicha
frecuencia.
Se coloca una resistencia de 10K en paralelo con el capacitor.
La constante de tiempo se vuelve menor que el periodo de muestreo, por lo que
entre dos pulsos de la seal de muestreo el capacitor se descargara y no cumplir
su funcin de sostener el voltaje.
15
CONCLUSIONES.
En la electrnica moderna, la mayor parte de circuitos dependen de seales de reloj
como la producida por un LM555 configurado como multivibrador, pero el conocer la
forma en como esta frecuencia se puede reutilizar en varias aplicaciones a menor
frecuencia nos ser de mayor utilidad, ya que nos puede ahorrar, adems de
trabajo, muchos recursos que seran innecesarios.
Una de las mejores formas de comprender el funcionamiento de un dispositivo, es
conociendo la estructura interna, con esto en mente, la mejor forma de entender el
funcionamiento de un convertidor DA ser conociendo su estructura interna, esto
nos dar una idea ms clara de su comportamientos
En todas las aplicaciones en las que se usan elementos digitales, es necesario tener
etapas de muestreo, en una etapa de muestreo es de gran utilidad un circuito
Sample & Hold para mantener constante la seal mientras se muestrea, adems de
esto toda salida anloga de un dispositivo digital debe ser filtrada antes de poder
utilizarse en aplicaciones cotidianas, por lo que el conocimiento de filtros de orden
superior nos ayudara a disear sistemas eficientes de tratamiento de seal.
REFERENCIA.
Sedra, Adel y Smith, Kenneth. Circuitos Microelectrnicos, Quinta edicin.

McGraw-Hill Interamericana, 2006.
http://recursostic.educacion.es/secundaria/edad/4esotecnologia/quincena5/4
q2_cont enidos_1a.html
http://www.ti.com/lit/ds/symlink/lm555.pdf
http://www.electronics-tutorials.ws/transistor/tran_7.html.
16
ANEXOS
17
18
19

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Ventura Rodrguez Alejandro Javier

Osciloscopio Agilent DSO1012A ,100 MHz.

El diseo de seales de reloj es importante, una gran cantidad de sistemas estn

Otra importante herramienta en la actualidad son los convertidores digital-anlogos

DIVISOR DE FRECUENCIA DIGITAL.

Escogiendo un capacitor de 1nF se obtiene:

Figura 1 Implementacin del multivibrador astable

La salida de este circuito se muestra en la figura 2, luego se procedi a utilizar un

Figura 3 Salida (pin

Figura 4 Salida del divisor de tencin

Figura 5 salida del bit menos significante

Figura 6 Seal de reloj y seal de

Figura 7 Salida para Qc

Figura 8 salida del bit Qb

Para el bit ms significante (Qd).

Figura 9 Salida para Qd

Si podemos observar la frecuencia para cada caso, y llamando f a la frecuencia

La salida Qd sera el divisor de frecuencia de 1/16.

La base de Q1 es la entrada para el bit ms significante, y la base de Q4 es la

Figura 11 Filtro VCVS

Sabemos que la funcin de un filtro de segundo orden es:

De la funcin de transferencia sabemos que:

Tomando un valor de R= 10K, (En el laboratorio no hay resistencias con el valor

Figura 12 Filtro VCBS de segundo orden.

Luego se le aadi una etapa RC para obtener un circuito de tercer orden

Figura 13 Filtro de tercer orden

Diagrama de polos para el filtro de tercer orden, figura 14.

Figura 14 Diagrama d epolos

Respuesta en frecuencia del filtro:

Figura 15 Diagrama de Bode

De donde podemos estimar la frecuencia de corte en:

Figura 16 Salida del MSD y salida del filtro activo

La salida para el filtro en el laboratorio fue la que se muestra en la figura 17.

SAMPLE AND HOLD

Figura 17 Circuito Sample and hold

Para este caso, la seal muestreada es y la seal que muestrea son:

Figura 18, Seal a ser muestreada y seal Vgate

De modo que la seal a la salida ser, como se observa en la figura 19:

Figura 19, seal resultante

Qu pasa con la sea de salida si?

Sedra, Adel y Smith, Kenneth. Circuitos Microelectrnicos, Quinta edicin.

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