Diseo Lgico I

FACET - U.N.T.

Ao 2016

PROYECTO 1: ADC CON PROTOCOLO SPI y

MODULACION PWM.
Implementar en vhdl un sistema para visualizar en un display LCD de 20x2 la temperatura de
un motor de alto rendimiento. La temperatura de rgimen del motor debe oscilar entre 40 y
50 grados +-1%. Cuando la temperatura de funcionamiento est entre (50 y 55) grados se debe
encender un cooler al 50% de su velocidad y cuando la temperatura supere los 55 grados se
debe encender el cooler al 100% de su velocidad. Para temperaturas menores a 50 grados el
cooler debe estar apagado.
Utilizando la Placa Altera EP4CE6, implementar el proyecto utilizando el conversor
ADC128s052. El cual se comunica a travs del protocolo SPI con la FPGA. Elaborar un informe
completo documentando el proyecto.

LCD
E RW RS

DATA 0 - 7

DRIVER
PWM

FPGA
SENSOR

DS1820

SCLK

CONVERSOR
ADC

DIN
DOUT
SS

Sensor de temperatura LM35

El LM35 es un sensor de temperatura con una precisin calibrada de 1 C. Su rango de
medicin abarca desde -55 C hasta 150 C. La salida es lineal y cada grado Celsius equivale a
10 mV, por lo tanto:
150 C = 1500 mv
-55 C = 550 mv

Caractersticas: Sus caractersticas ms relevantes son:

Est calibrado directamente en grados Celsius.

La tensin de salida es proporcional a la temperatura.
Tiene una precisin garantizada de 0.5 C a 25 C.
Baja impedancia de salida.
Baja corriente de alimentacin (60 A).
Bajo coste.

Conversor ADC128s052
Descripcin:
El ADC128S102 es un dispositivo de bajo consumo de energa, de ocho canales CMOS de 12
bits conversin analgica-digital especificado para las tasas de rendimiento de conversin de
500 KSPS a 1 MSPS. El convertidor se basa en una arquitectura de registro de aproximaciones
sucesivas con un circuito de seguimiento y retencin interna. Puede ser configurado para
aceptar hasta ocho seales de entrada en las entradas IN0 a IN7. Los datos en serie de salida
es binaria directa y es compatible con varios estndares, tales como SPI, QSPI, MICROWIRE, y
muchos interfaces serie DSP comn.

DIAGRAMA FUNCIONAL:

NOMBRE

TIPO

DESCRIPCION

CS

DIGITAL I/O

CHIP SELECT HABILITA LA CONVERSION AD

VA

FUENTE

TENSION DE REFERENCIA ANALOGICA (2.7V A 5.25V)

IN0 - IN7

ANALOG I/O

ENTRADAS ANALOGICAS DESDE 0 A VA

VD

FUENTE

TENSION POSITIVA DIGITAL (2.7V A VA)

DIN

DIGITAL I/O

DATO DIGITAL DE ENTRADA CON 3 BIT CONTROLA IN0 A IN7

DOUT

DIGITAL I/O

DATO DE SALIDA CON 12 BIT DE RESOLUCION

SCLK

DIGITAL I/O

CLOCK DE ENTRADA. FRECUENCIA ENTRE 3.2 A 8 Mhz

El ADC128S102 puede funcionar con fuentes digitales y analgicas independientes. La

alimentacin analgica (VA) puede variar de 2,7 V a 5,25 V. LA tensin Digital (VD) puede
variar desde 2,7 V hasta (VA)max. Todo el rango de temperatura industrial extendido de -40 C
a + 105 C est garantizada.

Protocolo SPI
El Bus SPI (del ingls Serial Peripheral Interface) es un estndar de comunicaciones, usado
principalmente para la transferencia de informacin entre circuitos integrados en equipos
electrnicos. El bus de interfaz de perifricos serie o bus SPI es un estndar para controlar casi
cualquier dispositivo electrnico digital que acepte un flujo de bits serie regulado por un reloj
(comunicacin sincrnica).
Incluye una lnea de reloj, dato entrante, dato saliente y un pin de chip select, que conecta o
desconecta la operacin del dispositivo con el que uno desea comunicarse. De esta forma, este
estndar permite multiplexar las lneas de reloj.
Dentro de este protocolo se define un maestro que ser aquel dispositivo encargado de
transmitir informacin a sus esclavos. Los esclavos sern aquellos dispositivos que se
encarguen de recibir y enviar informacin al maestro. El maestro tambin puede recibir
informacin de sus esclavos, cabe destacar. Para que este proceso se haga realidad es
necesario la existencia de dos registros de desplazamiento, uno para el maestro y uno para el
esclavo respectivamente. Los registros de desplazamiento se encargan de almacenar los bits
de manera paralela para realizar una conversin paralela a serial para la transmisin de
informacin.
Existen cuatro lneas lgicas encargadas de realizar todo el proceso:

MOSI (Master Out Slave In):. Lnea utilizada para llevar los bits que provienen del
maestro hacia el esclavo.

MISO (Master In Slave Out):. Lnea utilizada para llevar los bits que provienen del
esclavo hacia el maestro.

CLK (Clock):. Lnea proviniente del maestro encarga de enviar la seal de reloj para
sincronizar los dispositivos.

SS (Slave Select):. Lnea encargada de seleccionar y a su vez, habilitar un esclavo.

Se presenta una imagen donde se tienen todas estas lneas con sus respectivos registros de
desplazamiento y su direccin de flujo:

La Cadena de bits es enviada de manera sncrona con los pulsos del reloj, es decir con cada
pulso, el Master (adc128s052) enva un bit. Para que empiece la transmisin el Master baja la
seal SSTE SS/Select a cero, con esto el Slave (FPGA) se activa y empieza la transmisin, con
un pulso de reloj al mismo tiempo que el primer bit es ledo.

Protocolo de comunicacin del ACD128s052

Se puede observar en el protocolo, que en la entrada digital Din se envan 3 bits donde se
direcciona que entrada analgica entra al AD. En la salida Dout van los 12 bits de informacin.
Modulador por ancho de pulso (PWM)
Para controlar la velocidad del cooler se debe implementar un PWM (control de ancho de
pulso). De este modo se puede variar la velocidad del ventilador modificando el ciclo de
trabajo (DUTY CICLE) del PWM.

Cooler Fan:
Para el accionamiento del Ventilador (Cooler Fan), se debe ingresar la modulacin de pulsos
desde la FPGA al driver del ventilador. El driver se encarga de suministrar la tensin y la
corriente adecuada para el buen funcionamiento del cooler.

PWM
0 3,3V

DRIVER

PWM
0 12V

PROYECTO 2: TRANSMISOR y
RECEPTOR RS232
Implementar en VHDL un sistema de transmisin y recepcin serial asncrono capaz de mandar
y recibir cadenas de caracteres entre la fpga y una pc.
El problema consiste en mandar cadenas caracteres (palabras) cada vez que se presione un
pulsador desde la placa fpga. Esa palabra enviada se debe visualizar tanto en la pc como en un
display LCD en la placa FPGA.
A dems el sistema debe ser capaz de recibir una palabra enviada desde la pc visualizndola
tambin en el display LCD de la FPGA.
Elaborar un informe completo documentando el proyecto.

LCD

E
R
R

DATA 0 - 7

KEY

Enva palabra

CLK

FPGA
TxD
D

RxD

SP3232

El protocolo de la norma RS-232 define una comunicacin asncrona en la que el transmisor y

el receptor utilizan seales de reloj independientes de igual frecuencia y para sincronizar la
informacin, se estandarizan los siguientes parmetros:
1 bit de inicio de la transmisin. Nivel lgico 0.
Los bit de datos
1 bit de paridad(opcional)
1, 1,2 o 2 bits de parada nivel lgico 1.

Diagrama en bloques del sistema interno

Procesador de comunicaciones

Procesador Digital

Dato
Recibido

Receptor

RxD
RTS

Transmisor

TXD
DSR

Dato a
Transmitir

CLK

Divisor

Para este proyecto utilizamos los siguientes parmetros:

Frecuencia de transmisin: 9600 baudios

Numero de bits: 8
Sin bit de paridad
Numero de bits de fin de transmisin: 1

Transmisor RS-232:
Tareas del transmisor:
Enviar el bit de inicio al receptor a travs de TxD con nivel bajo 0
Enviar 8 bits de datos en forma serial
Finalizar la transmisin con el bit de parada en nivel alto 1
El transmisor se encarga de enviar a la pc los datos seriales a una frecuencia de clock de 9600
Hz.

Receptor RS-232:
Tareas del Receptor:
Detectar la presencia del bit de inicio a travs de la lnea RxD
Recibir los datos en serie de 8 bits
Indicar al procesador digital de que se recibi un dato y detectar posibles errores de
transmisin.
El receptor posee un reloj cuya frecuencia es un mltiplo de la frecuencia de transmisin. Se
suele utilizar de 8 a 16 veces mayor. El receptor observa de forma permanente el dato serial y
a partir del instante que se detecta una trasmisin del nivel lgico uno al cero cuenta tres
impulsos de reloj y vuelve a observarla para confirmar que sigue en estado cero y en cuyo caso
se considera que se trata del bit de inicio de la transmisin. A partir de ese instante cada 8
pulsos impulsos muestra la entrada serie y la memoriza tantas veces como bits de informacin
se transmiten. El bit de fin de transmisin (nivel lgico uno) finaliza la comunicacin y hace el
reposo.
Para este proyecto utilizamos rx_clock como 8 veces la frecuencia de trasmisin.

Nota:
Para visualizar los caracteres y chequear la comunicacin serial se utiliza el HYPERTERMINAL
de Windows o el programa real term serial capture program 2.0.0.70
link: http://realterm.sourceforge.net/
La ctedra dispone de un conversor RS232 / USB con su respectivo driver.
Bibliografa: Dispositivos lgicos programables THOMSON

Proyecto 3: Control de un teclado

matricial 4x4 y un display LCD 20x2.
Se desea realizar un sistema electrnico digital que realice las funciones adecuadas para
acoplar un teclado matricial de 16 teclas y un display LCD de 20x2 a un procesador digital para
implementar una alarma de una casa. . Elaborar un informe completo documentando el
proyecto.
Diagrama en bloques

E RW RS

DATA 0 - 7

FPGA
SW0 SW1 SW2 SW3

LED1

LED2

Sistema de alarma
La alarma se debe activar y desactivar introduciendo secuencialmente un nmero decimal de 4
dgitos. El sistema contar con 4 sensores de entrada ON/OFF. Ingresada la secuencia correcta,
la vivienda permanecer alarmada disparndose slo cuando se active algn sensor. Luego de
5 segundos de accionado cualquier sensor, se debe activar una alarma sonora. Una vez
ocurrido el evento de alarma igual a 1, solo se podr desactivar introduciendo nuevamente la
secuencia con el cdigo correcta.
La activacin o desactivacin de la alarma siempre se har con una secuencia de 4 dgitos. En
caso de una secuencia incorrecta la alarma no se activar y con la tecla * se podr borrar el
cdigo ingresado y volver a empezar.
Cada vez que se active un sensor se debe visualizar en un display 7 segmentos el nmero de
sensor activo. El disparo y la alarma sonora se deben visualizar mediante dos leds (LED0 y
LED1) respectivamente. Con la desactivacin de la alarma se deben apagar los dos leds. Los
sensores sern emulados con 4 switchs ON/OFF ( SW0, SW1, SW2 y SW3).

Descripcin del teclado

Un teclado est formado por un conjunto de pulsadores que slo se acciona uno en cada
instante. Esto hace que se deba realizar un proceso de conversin de la informacin para
almacenarla en un cdigo binario numrico (binario natural o BCD natural) o alfanumrico
(ASCII).
La lectura de las teclas de un teclado matricial se realiza activando secuencialmente las filas o
las columnas de la matriz de hilos conductores. Si esta exploracin se hace por filas, se deben
multiplexar secuencialmente todas las columnas durante el tiempo en que cada fila (salida)
est activada. La activacin de alguna columna (entrada) indica que ha sido accionada una
tecla situada en la fila y columna correspondiente. La exploracin debe realizarse a una
frecuencia tal que sea prcticamente imposible que dos teclas se puedan accionar en forma
consecutiva en un solo ciclo de exploracin, porque en este caso, la segunda no sera
detectada. Las columnas estn conectadas por medio de resistencias pull-down a la tierra.
Para identificar la fila, y de esta manera identificar la tecla, se propaga un 1 por cada fila y se
lee la columna que est en 1 por la tecla presionada

Proyectos usando PLC

PROYECTO 4: Mezcladora Automtica de lquidos.
Automatizar con el PLC Schneider Zelio una mezcladora, cuyo
funcionamiento es el siguiente:
1. Se inicia el sistema con el tanque vaco.
2. Se empieza a suministrar el ingrediente A hasta llegar al sensor 2.
3. Se deja de suministrar el ingrediente A y se comienza a suministrar
el ingrediente B, hasta llegar al sensor 1.
4. Se procede a mezclar los ingredientes por 15 segundos.
5. Se calientan los ingredientes hasta llegar a 20 grados
6. Se procede a mezclar por 30 segundos.
7. Se drena el tanque por 20 segundos.
Elaborar un informe completo documentando el proyecto.

PROYECTO 5: Playa de Estacionamiento.

Se desea controlar con el PLC Schneider Zelio el proceso de entrada y salida a una playa de
estacionamiento con una capacidad mxima para veinte vehculos, y un portn automtico.
El funcionamiento que se desea es el siguiente:
La playa estar abierta de Lunes a Viernes de 8:00 a 20:00hs, y Sbados de 10:00 a 12:00hs. Por
tal motivo, el portn se abrir y cerrara automticamente en esos momentos, tambin deber
estar cerrado cundo la playa est completa.
El acceso a la plata de estacionamiento es una rampa estrecha por la que slo puede circular un
vehculo en cada momento. Para ello se dispone de un semforo de entrada (SME) y uno de
salida (SMS) que permiten, respectivamente, que un vehculo entre o salga de la playa SME=1
(SMS=1) pone el semforo de entrada (salida) en verde, SME=0 (SMS=0) semforo en rojo.
Inicialmente ambos semforos se encuentran en rojo.
Asimismo, se dispone de un sensor (SE1) que indica la presencia (SE1=1) de un vehculo que
desea entrar a la playa. Si el semforo de entrada est en rojo o la playa est llena el vehculo
esperar en este punto hasta que pueda entrar. En ese momento el semforo de entrada se
pondr en verde para permitir que el vehculo pase, e inmediatamente que haya cruzado se
pondr de nuevo en rojo para que no pase ningn otro vehculo. Para saber que el vehculo ha
terminado de entrar en la playa se dispone de otro sensor (SE2) que se pone a 1 cuando un
vehculo est cruzando en ese carril por delante del mismo.
Anlogamente, para gestionar la salida de vehculos se dispone de sendos sensores (SS1 y SS2).
Si el semforo de salida est en rojo o hay otro vehculo entrando o saliendo deber esperar
junto al sensor SS1. De nuevo, para permitir slo la salida de un vehculo el semforo de salida

debe ponerse a verde e inmediatamente que cruce a rojo. Al igual que antes, el sensor SS2
permite saber que el vehculo ha completado el proceso de salida.
Se dispone de un contador con dos entradas (IC, DC) para incrementar y decrementar, y una
nica salida (C1) que se pone a 1 cuando el contador llega a la cuenta de 20 y cierra el portn de
acceso.
La salida de vehculos tendr prioridad frente a la entrada.

Elaborar un informe completo documentando el proyecto.