Divisores de Frecuencias

Divisores de frecuencias
En esta ocasión vamos a tratar unos circuitos particulares comúnmente conocidos como
divisor, lo cierto es que se trata de un contador digital que tiene ciertas particularidades
que le hacen reiniciarse desde cierta cuenta y esto lo hace de modo repetitivo. Pero
vayamos por partes, en este tratado vamos a ver lo siguientes puntos:
EL DIVISOR 74LS93 (TTL).
Como ejemplo entiendo que es suficiente lo anteriormente descrito, ahora vamos a

abordar los circuitos integrados digitales comerciales, lo habitual en este caso sería
hablar de los 74LS90 (decimal), 74LS92 (binario), 74LS93 (divisor de 4 bits), los
patillajes DIL de los actuales y sus respectivas estructuras, se muestran a continuación.
Figura 28: DIVISOR 74LS93
 Usamos el circuito integrado 74ls93
El SN74LS93N es un contador binario de 4 bits con tecnología LS y cuatro flip-flops

maestro-esclavo y compuerta adicional para proporcionar un contador de división por
dos y un contador binario de 3 etapas para el cual la duración del ciclo de recuento se
divide entre ocho para el LS93. Para usar su longitud máxima de conteo (década,
división por doce o binario de cuatro bits) de estos contadores, la entrada CKB se
conecta a la salida QA. Los pulsos de conteo de entrada se aplican a la entrada CKA y
las salidas son como se describe en la tabla de funciones apropiada.
 Entrada TTL y salida CMOS

 Aplicaciones: Industrial, Comunicaciones y Red
 Especificaciones
 Familia: LS
 Tipo de contador: Binario
 Frecuencia de reloj: 42 MHz
 Conteo máximo: 15
 Tensión de alimentación mínima: 4.75 V
 Tensión de alimentación máxima: 5.25 V
 Rango temperatura de funcionamiento: 0 ° C a +70 ° C
 Encapsulado DIP
 16 pines
Sustituto
NTE74C93, NTE74L93
Datasheet 74ls93.
Figura 29: Circuito Integrado 74ls93

I. DIVISOR POR 16 EN BINARIO.
En la figura 30, puede apreciarse el modo de conexión interna entre sus patillas,
atención a la tabla de verdad adjunta, tratando de comprender la secuencia de
conteo seguida. El reloj CP es una señal negada y el reset maestro MR, permite
poner a 0 la cadena de 4 filp-flop T, simultáneamente.
Figura 30: Conexión interna entre sus patillas
 Prueba en el laboratorio del divisor de 16 en binario.
o Tal como se muestra en la figura 31 la frecuencia de entrada es de 128Hz,

enviado con un osciloscopio.
Figura 31: Frecuencia de entrada para el divisor de 16.

o Como se puede apreciar en la figura 31 la entrada de 128Hz fue dividido
entre 16 como resultado 8Hz.
Figura32: Salida del divisor por 16 con 74ls93
o Circuito implementado de acuerdo a la figura 30 para el divisor de frecuencia por 16

(74ls93).
Figura 33: Circuito implementado

II. DIVISOR POR 8 EN BCD.
En la siguiente figura 34, presentamos el modo de configurar las entradas y salidas para
conseguir un divisor por 8 y con salida codificada en BCD. Si comparamos esta figura
con la anterior figura 05, podemos apreciar la aparente y sutil variación del resultado de
conectar la salida QD (patilla 11) a las patillas 2 y 3 de puesta a cero, lo que hace que
al llegar a 8 el contador dicha salida reponga a 0000, dando como resultado el reinicio
del contador y por tanto del divisor.
Figura 34: DIVISOR POR 8 EN BCD
 Prueba en el laboratorio del divisor de 8 en BCD.

o La frecuencia de entrada es de 128 Hz para el divisor de 8 como se
muestra en la figura 35.
Figura 35: Frecuencia de entrada.

o Se puede apreciar claramente que la frecuencia mostrada en la figura 35 fue
dividida entre 8 por el circuito integrado 74ls93, dando como resultado
15.99Hz.
Figura 36: Frecuencia de salida en el osciloscopio.
o Circuito implementado de acuerdo a la figura 34 para el divisor de frecuencia por 8

en BCD con el CI. (74ls93).
Figura 37: Implementación del circuito.

III. DIVISOR POR 6.
La forma de conectar el 74LS93, para obtener un divisor por 6 es muy sencilla,
obsérvese el esquema de la figura 38 con su diagrama de tiempos y trate el lector de
comprender su funcionamiento. Recordar que el primer FF es un divisor por 2 y la
segunda entrada CKB corresponde a un segundo divisor por 8, formado por los 3 F-F
restantes que conforman al 74LS93.
Figura 38: DIVISOR POR 6
o La frecuencia de entrada es de 72 Hz para el divisor de 6 tal como se

muestra en la figura 39.

o Como se muestra en la fig. 39 la frecuencia de entrada es 72Hz dividido entre 6
la frecuencia de salida será 12 Hz como se muestra en la fig. 40.
Figura 40: Frecuencia de salida.
o Implementación del circuito en el laboratorio figura 41.
Figura 41: Implementación del circuito para divisor por 6.

IV. DIVISOR POR 10.
Para obtener un divisor por 10, el conexionado de las entradas y salidas del circuito
integrado 74LS93 o similar, se debe corresponder con lo descrito en la figura 42 que se
muestra debajo de estas líneas.
Figura 42: Diagrama de divisor por 10.
o Frecuencia de entrada es de 100Hz tal como se muestra en la figura 43 para el

divisor de 10.

o La Frecuencia de salida de acuerdo a la figura 43 será dividido entre 10 por lo
tanto la frecuencia de salida será de 10Hz como se muestra en la figura 44.
Figura 44: Frecuencia de salida.
o Implementación del circuito se muestra en la figura 45.
Figura 45: Implementación del circuito.

CALCULO DEL ERROR EN LOS DIVISORES:
Error absoluto
𝑬𝒓𝒓𝒐𝒓 𝑨𝒃𝒔𝒐𝒍𝒖𝒕𝒐 = |𝒗𝒓𝒆𝒂𝒍 − 𝒗𝒑𝒓𝒂𝒄𝒕𝒊𝒄𝒐 |
Error relativo
𝒗𝒓𝒆𝒂𝒍 − 𝒗𝒑𝒓𝒂𝒄𝒕𝒊𝒄𝒐
𝑬𝒓𝒓𝒐𝒓 𝑹𝒆𝒍𝒂𝒕𝒊𝒗𝒐 = | |
𝒗𝒓𝒆𝒂𝒍

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EL DIVISOR 74LS93 (TTL).

Como ejemplo entiendo que es suficiente lo anteriormente descrito, ahora vamos a

Figura 28: DIVISOR 74LS93

 Usamos el circuito integrado 74ls93

El SN74LS93N es un contador binario de 4 bits con tecnología LS y cuatro flip-flops

 Entrada TTL y salida CMOS

Figura 29: Circuito Integrado 74ls93

Figura 30: Conexión interna entre sus patillas

 Prueba en el laboratorio del divisor de 16 en binario.

o Tal como se muestra en la figura 31 la frecuencia de entrada es de 128Hz,

Figura 31: Frecuencia de entrada para el divisor de 16.

Figura32: Salida del divisor por 16 con 74ls93

o Circuito implementado de acuerdo a la figura 30 para el divisor de frecuencia por 16

Figura 33: Circuito implementado

Figura 34: DIVISOR POR 8 EN BCD

 Prueba en el laboratorio del divisor de 8 en BCD.

Figura 35: Frecuencia de entrada.

Figura 36: Frecuencia de salida en el osciloscopio.

o Circuito implementado de acuerdo a la figura 34 para el divisor de frecuencia por 8

Figura 37: Implementación del circuito.

Figura 38: DIVISOR POR 6

o La frecuencia de entrada es de 72 Hz para el divisor de 6 tal como se

Figura 39: Frecuencia de entrada.

Figura 40: Frecuencia de salida.

o Implementación del circuito en el laboratorio figura 41.

Figura 41: Implementación del circuito para divisor por 6.

Figura 42: Diagrama de divisor por 10.

o Frecuencia de entrada es de 100Hz tal como se muestra en la figura 43 para el

Figura 43: Frecuencia de entrada.

Figura 44: Frecuencia de salida.

o Implementación del circuito se muestra en la figura 45.

Figura 45: Implementación del circuito.

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