Primera Entrega Sistemas Digitales

Sistemas Digitales y Ensambladores
PRESENTADO POR:
Adriana L. Martínez Beltrán
Reynaldo Vargas
Javier Yampier Vargas Lozano
GRUPO 6
TUTOR: Gabriel Ávila Buitrago
INSTITUCIÓN UNIVERSITARIA POLITÉCNICO GRANCOLOMBIANO

INGENIERÍA DE SOFTWARE
BOGOTÁ- COLOMBIA
ABRIL - 2019
Tabla de Contenido
Diseño de una Memoria RAM ..................................................................................................... 3

Definición del Problema .............................................................................................................. 3
Circuito Decodificador ................................................................................................................ 4
Circuito de Control ...................................................................................................................... 6
Circuito Conversor para display de 7 Segmentos ......................................................................... 7
Bibliografía ............................................................................................................................... 10
Diseño de una Memoria RAM
El presente documento tiene como finalidad la propuesta del diseño de una memoria RAM con tres
circuitos combinacionales, basado en los fundamentos teóricos expuestos en los primeros 4
escenarios del módulo de Sistemas Digitales y Ensambladores.
Definición del Problema

Se desea diseñar el sistema de control de lectura y escritura de una memoria RAM de 32 filas x 32
columnas, donde cada dato es de 4 bits. El cual debe tener tres circuitos combinatorios con las
siguientes especificaciones:
1. Un decodificador que convierte una señal de 5 bits a un único dato (entre 0 y 31) para la
selección de filas y columnas de una memoria RAM, y para el control de lectura/escritura de
esta.
2. Un circuito de control con tres entradas y dos salidas.
 Entrada chip select (CS) funciona como la habilitación de la memoria RAM.
 Entrada write enable (WE) para activar la escritura en la memoria.
 Entrada output enable (OE) para activar el envío de datos por el bus.
Cuando CS Y WE están activados, la salida E (escritura) debe activarse. Si WE está activado, la
salida L (lectura) debe permanecer inactiva. Si CS y OE están activos, la salida L (lectura) debe
activarse.
3. Un circuito conversor para un display de siete segmentos, que se utilizará para visualizar
posteriormente el dato disponible en la memoria RAM.
Circuito Decodificador
Un decodificador tiene como función detectar la presencia de una determinada combinación de bits
en sus entradas, detectar los valores asignados y señalar la presencia de este código mediante un
nivel de salida definido.
A continuación, se muestra la propuesta de un circuito diseñado en Logisim el cual consiste en un

decodificador que convierte una señal de 5 bits a un único dato (entre 0 y 31) para la selección
de filas y columnas de una memoria RAM, y para el control de lectura/escritura de esta.
Al ser de 5 bits el dato de entrada, se crea una matriz de 32 (25 ). (Fig.1)
Fig.1 Matriz de 32
De acuerdo con las especificaciones se diseña el decodificador con una entrada (A) de 5 bits, una
salida (D) de 4 bits y un Pin conectado a la opción sel para la activación de la memoria (Fig.2)
Fig. 2 Diseño decodificador de una memoria RAM

A continuación, se elabora la tabla de verdad con las 32 posiciones, la
cual mostrará las combinaciones posibles dadas por las 5 entradas
(Fig.3). Se hará uso de la posición 11 en el mapa de Karnaugh (Fig.4)
para mostrar el resultado en la simulación del decodificador.
Fig. 4 Mapa de Karnaugh

Solución (|a-b|c-d-e)
Fig. 3 tabla de Verdad
En la posición 11 se ingresa un valor de entrada decimal o hexadecimal, en este caso a la posición

11 se le asigna el valor de a. (Fig. 5)
Figura 5. Asignación de a en la posición 11
De acuerdo con la tabla de verdad a la posición 11 le corresponde el dato de entrada 01011, al

activar el Pin conectado al sel el circuito decodificará el valor asignado a la posición 11 (en este
caso a), generando la salida de 4 bits en hexadecimal (a=1010).
Circuito de Control
El presente circuito debe tener en cuenta tres entradas y dos salidas donde:
1. La entrada chip select (CS) funcione como habilitador de la memoria RAM.

2. La entrada write enable (WE) active la escritura en la memoria.
3. La entrada output enable (OE) active el envío de datos por el bus.
Cuando CS y WE estén activados, la salida E (escritura) debe activarse. Si WE está activado, la salida L
(lectura) debe permanecer inactiva.Si CS y OE están activos, la salida L (lectura) debe activarse.
De acuerdo con las especificaciones del circuito se elabora la tabla de verdad (Fig.6) y los mapas de
Karnaugh (Fig.7,8) para la elaboración de este.
Figura 6. Tabla de Verdad Figura 7. Mapas Karnaugh Salida E
Figura 8. Mapas Karnaugh Salida L
De acuerdo con el análisis combinacional el comportamiento del circuito se da de acuerdo al

estado de sus entradas
Fig. 9 Si CS y WE se activan la salida E debe activarse. Fig. 10 Si WE se activa la salida L debe mantenerse inactiva.
Fig. 10 Si CS y OE se activan la salida L debe activarse.
Circuito Conversor para display de 7 Segmentos
Un display de 7 segmentos es un circuito que recibe 4 variables de entrada (binaria) y muestra como salida
la representación gráfica en decimal del número binario ingresado.
A continuación, se presenta un circuito conversor para un display de siete segmentos, que se

utilizará para visualizar posteriormente el dato disponible en la memoria RAM
Para el diseño del circuito cada segmento del display es una salida (Fig.12).
Al realizar el análisis combinacional se hace uso de 4 entradas (Z3, Z2,Z1,Z0) y 7 salidas, la tabla de
verdad está dada por 24 ya que haremos uso de las 10 primeras posiciones (Fig.13). El análisis
combinacional muestra el comportamiento de cada entrada en los mapas de Karnaug de acuerdo a los
valores asignados en la tabla de verdad (Fig.14, 15, 16, 17, 18, 19, 20)
Fig. 13 Tabla de Verdad
Fig. 14 Mapa Karnaugh Salida A Fig.15 Mapa Karnaugh Salida B
Fig.16 Mapa Karnaugh Salida C Fig. 17 Mapa Karnaugh Salida D
Fig.18 Mapa Karnaugh Salida E Fig.19 Mapa Karnaugh Salida F

Fig.20 Mapa Karnaugh Salida G
Para demostrar el comportamiento del circuito se toma como ejemplo en la salida del display el
número 9, siendo su entrada Z0= 1, Z1= 0 Z2= 0, Z3= 1
Bibliografía
1. Referencia sitio web: http://electronica-teoriaypractica.com/como-usar-karnaugh/

2. Referencia sitio web http://www.electrontools.com/Home/WP/2016/03/09/display-7-segmentos/
3. Referencia sitio web: https://www.youtube.com/watch?v=UoJ3SPD1SU4
4. Referencia sitio web: https://www.youtube.com/watch?v=0TfUJ8RgI68
5. Referencia sitio web: https://www.youtube.com/watch?v=GIhuLGEUe2M&t=1171s
6. Imagen display. Segment Display web:http://www.texample.net/media/tikz/examples/PNG/segment-
display.png
7. Referencia Módulo: Ing Gabriel Ávila Buitrago. Semana04.pdf

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TUTOR: Gabriel Ávila Buitrago

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Diseño de una Memoria RAM ..................................................................................................... 3

Definición del Problema

A continuación, se muestra la propuesta de un circuito diseñado en Logisim el cual consiste en un

Al ser de 5 bits el dato de entrada, se crea una matriz de 32 (25 ). (Fig.1)

Fig. 2 Diseño decodificador de una memoria RAM

Fig. 4 Mapa de Karnaugh

Fig. 3 tabla de Verdad

En la posición 11 se ingresa un valor de entrada decimal o hexadecimal, en este caso a la posición

Figura 5. Asignación de a en la posición 11

De acuerdo con la tabla de verdad a la posición 11 le corresponde el dato de entrada 01011, al

1. La entrada chip select (CS) funcione como habilitador de la memoria RAM.

Figura 6. Tabla de Verdad Figura 7. Mapas Karnaugh Salida E

Figura 8. Mapas Karnaugh Salida L

De acuerdo con el análisis combinacional el comportamiento del circuito se da de acuerdo al

Fig. 10 Si CS y OE se activan la salida L debe activarse.

Circuito Conversor para display de 7 Segmentos

A continuación, se presenta un circuito conversor para un display de siete segmentos, que se

Fig. 14 Mapa Karnaugh Salida A Fig.15 Mapa Karnaugh Salida B

Fig.16 Mapa Karnaugh Salida C Fig. 17 Mapa Karnaugh Salida D

Fig.18 Mapa Karnaugh Salida E Fig.19 Mapa Karnaugh Salida F

1. Referencia sitio web: http://electronica-teoriaypractica.com/como-usar-karnaugh/

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