Scribd Logo
Cargar

¡Te damos la bienvenida a Scribd!

  • 164 vistas

    Laboratorio #3 Digital II

    Cargado por

    juan jose peñaloza cabello
    Este documento describe los procedimientos realizados en el Laboratorio 3 de Electrónica Digital II. Se diseñaron dos circuitos digitales usando Verilog: 1) un contador descendente de 10 bits que hace sonar un zumbador al llegar a cero, y 2) un circuito para controlar un motor paso a paso para girar en sentidos horario y antihorario. Los circuitos se simularon en Multisim y Quartus II y funcionaron correctamente cuando se quemaron en un FPGA. El informe concluye destacando la importancia de seguir los enunciados, conocer los com

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd

    Laboratorio #3 Digital II

    Cargado por

    juan jose peñaloza cabello
    164 vistas12 páginas
    Este documento describe los procedimientos realizados en el Laboratorio 3 de Electrónica Digital II. Se diseñaron dos circuitos digitales usando Verilog: 1) un contador descendente de 10 bits que hace sonar un zumbador al llegar a cero, y 2) un circuito para controlar un motor paso a paso para girar en sentidos horario y antihorario. Los circuitos se simularon en Multisim y Quartus II y funcionaron correctamente cuando se quemaron en un FPGA. El informe concluye destacando la importancia de seguir los enunciados, conocer los com

    Descripción original:

    digital 2

    Derechos de autor

    © © All Rights Reserved

    Formatos disponibles

    PDF, TXT o lea en línea desde Scribd

    ¿Le pareció útil este documento?

    ¿Este contenido es inapropiado?

    Este documento describe los procedimientos realizados en el Laboratorio 3 de Electrónica Digital II. Se diseñaron dos circuitos digitales usando Verilog: 1) un contador descendente de 10 bits que hace sonar un zumbador al llegar a cero, y 2) un circuito para controlar un motor paso a paso para girar en sentidos horario y antihorario. Los circuitos se simularon en Multisim y Quartus II y funcionaron correctamente cuando se quemaron en un FPGA. El informe concluye destacando la importancia de seguir los enunciados, conocer los com

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd
    Descargar como pdf o txt
    164 vistas12 páginas

    Laboratorio #3 Digital II

    Cargado por

    juan jose peñaloza cabello
    Este documento describe los procedimientos realizados en el Laboratorio 3 de Electrónica Digital II. Se diseñaron dos circuitos digitales usando Verilog: 1) un contador descendente de 10 bits que hace sonar un zumbador al llegar a cero, y 2) un circuito para controlar un motor paso a paso para girar en sentidos horario y antihorario. Los circuitos se simularon en Multisim y Quartus II y funcionaron correctamente cuando se quemaron en un FPGA. El informe concluye destacando la importancia de seguir los enunciados, conocer los com

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd
    Descargar como pdf o txt
    Está en la página 1de 12

    UNIVERSIDAD AUTÓNOMA “TOMÁS FRÍAS”

    FACULTAD DE INGENIERÍA TECNOLÓGICA

    ELECTRÓNICA DIGITAL II Y LABORATORIO ETN 601

    LABORATORIO # 3
    PRE INFORME

    ESTUDIANTES: Jhonny Wladimir Peñaloza Cabello Ingeniería Mecatrónica

    Iver Ortega Mamani Ingeniería Mecatrónica

    Everth Samuel Gomez Mamani Ingeniería Electrónica

    DOCENTE: M.Sc.Ing. Ramiro Russo Negrón

    FECHA DE PRESENTACIÓN: 28 de Mayo de 2019


    LABORATORIO # 3

    INTRODUCCION.- En el presente informe se detalla las actividades realizadas


    sobre circuitos digitales Combinacionales para diseñar dispositivos secuenciales,
    utilizando Verilog.

    Estos circuitos están creados en Multisim serán copiados en Quartus II para así
    poder ver físicamente el circuito diseñado.

    OBJETIVOS.- El objetivo de este laboratorio es diseñar, crear y simular el circuito


    digital en los programas de Verilog, Multisim y Quartus II

    1. Hacer un circuito modalidad reloj que sea un contador Mod10


    descendente no cíclico 9-8-7-6-5-4-3-2-1-0
    Cuando llegue a 0 tiene que hacer pitear el buzzer de 20 hz a 20 Mhz
    además tiene q tener reset.

    PROCEDIMIENTO DE DISEÑO.- 4.-


    q+ qt+1 Z(Hex) Z(Bin)
    1.- 0 ENTRADAS q0 q1 9 1001
    q1 q2 8 1000
    2.- 4 BITS
    q2 q3 7 0111
    3.- DIAGRAMA DE ESTADOS: q3 q4 6 0110
    X q4 q5 5 0101
    q5 q6 4 0100
    𝒒𝟎 𝒒𝟏 q6 q7 3 0011
    𝟗 q7 q8 2 0010
    𝒒𝟗 𝟖 𝒒𝟐 q8 q9 1 0001
    𝟎 𝟕 q9 q0 0 0000

    𝒒𝟖
    𝒒𝟑
    𝟏
    𝟔 6.-
    y3y2 00 01 11 10
    𝒒𝟕 y1y0
    𝟐 𝒒𝟔 𝒒𝟒
    𝒒𝟓 00 q0 q1 q2 q3
    𝟑 𝟓
    𝟒 01 q9 q5 q4
    11 q8 q7 q6
    10
    CÓDIGOS EN VERILOG
    DIAGRAMA DE TIEMPOS.-
    TABLA DE ASIGNACIÒN DE PINES.-

    2.-Diseñar un circuito en verilog que haga funcionar un motor paso a paso el


    circuito debe hacer girar a anti-horario 10 pasos y después horario 10 pasos
    y por ultimo de nuevo horario 20 pasos.

    Los pasos se controlaran con contadores y las salidas para el motor se


    mandan mediante un circuito modalidad reloj.

    PROCEDIMIENTO DE DISEÑO.-

    SENTIDO HORARIO SENTIDO ANTI-HORARIO

    1 0 1 0 0 1 1 0
    1 0 0 1 0 1 0 1
    0 1 0 1 1 0 0 1
    0 1 1 0 1 0 1 0
    1.- 1 ENTRADAS 4.-

    2.- 4 BITS
    q1\qt+1 0 1 Z
    q0 q1 q3 1010
    3.- DIAGRAMA DE ESTADOS q1 q2 q0 1001
    q2 q3 q1 0101
    𝒒𝟎 q3 q0 q2 0110
    𝟏𝟎𝟏𝟎
    𝒒𝟏 6.- Yo\y1 0 1
    𝟏𝟎𝟎𝟏
    0 q0 q1
    1 q3 q2
    1

    𝒒𝟑
    𝟏𝟎𝟏𝟎 𝒒𝟐
    𝟎𝟏𝟎𝟏
    CÓDIGOS EN VERILOG

    DIAGRAMA DE TIEMPOS.-
    CÓDIGOS EN VERILOG

    DIAGRAMA DE TIEMPOS.-
    CÓDIGOS EN VERILOG

    DIAGRAMA DE TIEMPOS.-
    CODIGOS EN VERILOG

    DIAGRAMA DE TIEMPOS.-
    CODIGOS EN VERILOG

    DIAGRAMA DE TIEMPOS.-
    TABLA DE ASIGNACIÒN DE PINES.-

    CONCLUSIONES.- En el presente laboratorio se realizó la simulación y el diseñó


    de circuitos secuenciales y combinacionales usando compuertas combinacionales
    como el lenguaje de descripción verilog con lo cual es compatible con los
    diferentes programas tales como multisim 8, Quartus 2 y verilog con el fin de
    quemar en el FPGA CIC 560, así implementar los distintos circuitos digitales de
    manera práctica y simple.

    Al momento de realizar los diferentes programas es necesario leer bien los


    enunciados. Conocer todos los comandos fundamentales para no tener
    problemas con la realización de los ejercicios; la simulación se realizó en
    diagramas de tiempo, donde veremos el funcionamiento que tendrá el
    circuito.
    En el primer ejercicio se realizó por el método de tablas y mapas de
    Karnaut, en lo cual en la salida numero 13 la salida es cero, esto se debe a
    que no se encuentra entrelazado con los demás, existe otras formas de
    hacer: como por ejemplo meter toda la tabla de verdad al programa verilog,
    en este caso no se tomó en cuenta las opcionales, ya que no son
    necesarios.
    Los tres ejercicios corren perfectamente bien en el FPGA esto es debido a
    una correcta selección de los pines.

    También podría gustarte