T3 Bautista Fredy

UNIVERSIDAD TÉCNICA DE AMBATO
FACULTAD DE INGENIERÍA EN SISTEMAS, ELECTRÓNICA E INDUSTRIAL

PERÍODO ACADÉMICO: SEPTIEMBRE 2017 - FEBRERO 2018
FORMATO DE TAREA
I. PORTADA

Facultad de Ingeniería en Sistemas, Electrónica e Industrial
“Tarea N°3”
Tema: Contadores
Carrera: Electrónica y Comunicaciones
Área Académica: Física - Electrónica
Línea de Investigación: Nanotecnología
Ciclo Académico y Paralelo: Quinto Electrónica “A”
Alumno: Bautista Salinas Fredy Patricio
Módulo y Docente: Electrónica Digital II PhD. Gordon Carlos
II. 1.
TAREA N°3
PP
2. YY
2.1 Tema
Contadores.
2.2 Desarrollo de la Tarea
Libros de Tocci: Problemas 7-1 al 7-78 Pags: 469-483
7.1 Agregue otro flip-flop llamado E al contador de la figura 7-1 La señal de reloj
es una onda cuadrada de 8-MHz.
a. ¿Cuál será la frecuencia en la salida E? ¿Cuál será el ciclo de trabajo de esta
señal?
b. Repita el inciso (a) si la señal de reloj tiene un ciclo de trabajo del 20 por ciento.
c. ¿Cuál será la frecuencia en la salida C?
d. ¿Cuál es el número de ese contador?
Respuestas. a) Numero de FF=5

25=32
Frecuencia = 8 MHz
800000
=250 kHz frecuenciaa la salida de E
32
trabajaría a un 50%
b)
c) Numero de FF=3
23=8
Frecuencia = 8 MHz
800000
=1 MHz frecuencia a la salida de C
8
d) El contador sería un MOD-32
7-3 Suponga que un contador binario de cinco bits comienza en el estado 00000.
¿Cuál será el conteo después de 144 pulsos de entrada?
144 debemos transformar a binario

128x1 + 64x0 + 32x0 + 16x1 + 8x0 + 4x0 + 2x0 + 1x0 y se toma solo los últimos 5
Respuesta. 100002
7-6 a) ¿Cuál es la máxima frecuencia de reloj que puede utilizarse con el

contador del problema 7-5?
b) ¿Cuál sería fmax si el contador se expandiera a seis bits?
Datos:
Señal de reloj = 20 MHz
Tpd = 20ns
1
Respuestas. a) f max =
N FF x t pd
1
f max =
4 x 20∗10−9
f max =12,5 MHz
1
b) f max =
N FF x t pd
1
f max =
6 x 20∗10−9
f max =8,33 MHz
7-9 Dibuje las formas de onda para todos los FFs en el contador de décadas de
la figura 7-8(b), en respuesta a una frecuencia de reloj de 1-KHz. Muestre
cualquier deformación que pudiera aparecer en cualquier de las salidas de los

FFs. Determinar la frecuencia en la salida D.
Repuestas. a)
Frecuencia de entrada
b) f de salida en D=
Mod
1000 Hz
f de salida en D=
10
f de salida en D=100 Hz
7-12. Dibuje un contador síncrono que produzca como salida una señal de 10-
KHz cuando se aplica un reloj de 1-MHz.
7-15. Determine la secuencia de conteo del contador ascendente/descendente en

la figura 7-11, si la salida inversora estuviera forzada en ALTO. Suponga que el
contador empieza en 000.
Respuesta. empieza en 000 el siguiente estado seria 111 porque es descendente.
7-18. Complete el diagrama de sincronización de la figura 7-97 para el 74LS162 al

cual se le aplica las formas de onda de entrada que se indican. Usponga que el
estado inicial es 0000.
7-21. Consulte el circuito del contador del CI en la figura 7-99(a):

a) Dibuje el diagrama de transición de estados para la salidas QD QC QB QA
del contador.
b) Determine el modulo del contador.
c) ¿Cuál es la relación entre la frecuenci de salida del MSB con la frecuencia
de entrada de CLK?
d) ¿Cuál es el ciclo de trabajo de la forma de onda de salida del MSB?
Respuesta. a)
0000
1011 0001
0010
1010
1001 0011
0100
1000
0111 0101
0110
b) El circuito es MOD-12 ya que el reseteo es en 1011
Frecuencia de entrada
c) Relacion de frecuencia=
Mod
1
Realacion de frecuencia=
12
t
d) Ciclo de trabajo=
T
Ciclo de Trabajo=50 %
7-24. Consulte el circuito contador de CI en la figura 7-100(b):

a) Describa la salida del contador en QD QC QB QA Si INICIO esta en BAJO.
b) Describa la salida del contador en QD QC QB QA si se aplica un pulso
momentáneo en INICIO para que cambie a BAJO y después regresa al
nivel ALTO.
c) ¿Cuál es el modulo del contador? ¿Es un contador reciclable?
Respuestas: a) La salida será 0000 siempre que inicie en bajo.
b) El contador contará desde 0000 hasta 1001 en cada pulso CLK y se

detendrá en 1001.
c) Este contador es MOD-10.
7-27. Diseñe un contador binario MOD 100; para ello utilice los CIs 74HC161 o
dos CIs 74HC163 y todas las compuestas necesarias. Los CIs contadores
deberán conectarse en cascada en forma síncrona para producir las secuencuas
de conteo binario del 0 al 99. El contador MOD 100 debera tener dos entradas de
control, una habilitación de conteo activo BAJO (EN) y una borras asíncrona
activa en BAJO (CLK). Etiquete a las salidas del contador como Q0, Q1, Q2, etc,
con Q0= LSB ¿Cuál salida es el MSB?
7-30 Con una entrada de reloj de 6-MHz para un 74LS162 que tenga las cuatro
entradas de control en ALTO, determine la frecuencia de salida y el ciclo de
trabajo para cada una de las siguientes salidas: QA, QC, QD, RCO. ¿Qué hay de
inusual acerca del patrón de la forma de onda que se produciría mediante la
salida QB? Esta característica del patrón produce un ciclo de trabajo infinito.
Salida QA QC QD RCO
Frecuencia 3 MHz 600 kHz 600 kHz 600 kHz
Ciclo de trabajo 50% 40% 20% 10%
La salida QB tiene un patrón irregular que lo hace indefinido
7-33 Diseñe un circuito divisor de frecuencia que produzaca las siguientes tres
frecuencias de señal de salida:1.5 MHz, 150kHz y 100 kHz. Utilice los chips tipo
contador 74HC162 y 74HC163, junto con todas las compuertas necesarias. La
frecuencia de entrada es de 12 MHz.
12 Mhz
=1.5 Mhz
8
1.5 Mhz
=150 Khz
10
1.5 Mhz
=100 Khz
8
7-36 Dibuje las compuertas AND necesarias para decodoficar los 10 estados del
contador BCD de la figura 7-8(b).
7-39 Analice el contador síncrono de la figura 7-104(a). Dibuje su diagrama de

sincronización y determine el modulo del contador.
7-42 Analice el contador síncrono de la figura 7-105(b). Dibuje su diagrama de

transición de estados completo y determine el modulo del contador. ¿Es el
contador auto corregible?
Respuesta: Es un contador MOD-8
000
111 001
110 010
101 011
100
7-45 Diseñe un contador descendente BCD, síncrono y reciclable; para ello

utilixe FFs J-K con los estados SIGUIENTES tipo “no importa”.
JA= |B. |C. |D

AB/C 00 01 11 10 AB/C 00 01 11 10
D D
00 00 X X X X
KA= |D
10 X X X X 10 1
11 X X X X 11 X X X X
10 1 X X 10 X X X X
AB/C 00 01 11 10 AB/C 00 01 11 10
D D
00 X X JB= A. |D 00 X X 1
KB= |C. |D
10 1 X X 10 X X 1
11 X X X X 11 X X X X
10 1 X X 10 X X X X
AB/C 00 01 11 10
AB/C 00 01 11 10
D
D
00 X 1 1 X
00 1 X X 1
10 X 1 1 X JC=B. |D + A. |D KC=|D
10 1 X X 1
11 X 1 1 X
11 1 X X 1
AB/C 00 01 10 11 x 10 1 1 X AB/C 00 01 11 10
10 1 x X 1
D D
00 1 X X 00 X X X X
01 X X 10 X X X X
11 X X 11 X X X X
10 X X JD= Vcc 10KD= Vcc

1 X X
7-48 Diseñe un contador MOD-12 sincrono y reciclable; para ello utilice FFs D.
Use los estados 0000 al 1011 en el contador.
 Diseño
Diagramas de estados
0000
0000
1011
1011 0001
0001
1010
1010 0010
0010
1001
1001 0011
0011
1000
1000 0100
0100
0111
0111 0101
0101
0110
0110
Números de flip flop

12<24
- Se utilizara 4 flip flops
Tablas de estado y excitación
A B C D A+1 B2+1 C1+1 D0+1 D3 D2 D1 D0
0 0 0 0 0 0 0 1 0 0 0 0
0 0 0 1 0 0 1 0 0 0 0 1
0 0 1 0 0 0 1 1 0 0 1 0
0 0 1 1 0 1 0 0 0 0 1 1
0 1 0 0 0 1 0 1 0 1 0 0
0 1 0 1 0 1 1 0 0 1 0 1
0 1 1 0 0 1 1 1 0 1 1 0
0 1 1 1 1 0 0 0 0 1 1 1
1 0 0 0 1 0 0 1 1 0 0 0
1 0 0 1 1 0 1 0 1 0 0 1
1 0 1 0 1 0 1 1 1 0 1 0
1 0 1 1 1 0 1 1 1 0 1 1
1 1 0 0 X X X X X X X X
1 1 0 1 X X X X X X X X
1 1 1 0 X X X X X X X X
1 1 1 1 X X X X X X X X
Funciones
D3= A. |B
D2= |A. B
D1= |A.C + |B.C
D0= |A. D + |B. D
7-51 Diseñe un contador de código Gray MOD-

Reciclable; para ello utilice un HDL. El contador deberea tener una señal de
habilitación activa en ALTO (cnt). Simule el contador.
Dir Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 D3 D2 D1 D0
0 0 0 0 0 X X X X X X X X
0 0 0 0 1 0 1 0 1 0 1 0 1
0 0 0 1 0 1 0 1 0 1 0 1 0
0 0 0 1 1 X X X X X X X X
0 0 1 0 0 0 1 1 0 0 1 1 0
0 0 1 0 1 0 1 0 0 0 1 0 0
0 0 1 1 0 0 0 1 0 0 0 1 0
0 0 1 1 1 X X X X X X X X
0 1 0 0 0 1 0 0 1 1 0 0 1
0 1 0 0 1 0 0 0 0 0 0 0 0
0 1 0 1 0 1 0 0 1 1 0 0 1
0 1 0 1 1 X X X X X X X X
0 1 1 0 0 X X X X X X X X
0 1 1 0 1 X X X X X X X X
0 1 1 1 0 X X X X X X X X
0 1 1 1 1 X X X X X X X X
1 0 0 0 0 X X X X X X X X
1 0 0 0 1 1 0 0 1 1 0 0 1
1 0 0 1 0 0 1 1 0 0 1 1 0
1 0 0 1 1 X X X X X X X X
1 0 1 0 0 0 1 0 1 0 1 0 1
1 0 1 0 1 0 0 0 1 0 0 0 1
1 0 1 1 0 0 1 0 0 0 1 0 0
1 0 1 1 1 X X X X X X X X
1 1 0 0 0 1 0 1 0 1 0 1 0
1 1 0 0 1 1 0 0 0 1 0 0 0
1 1 0 1 0 0 0 1 0 0 0 1 0
1 1 0 1 1 X X X X X X X X
1 1 1 0 0 X X X X X X X X
1 1 1 0 1 X X X X X X X X
1 1 1 1 0 X X X X X X X X
1 1 1 1 1 X X X X X X X X
D3
DIR=0 DIR=1
Q1Q2 Q3Q2 0 01 11 10
0
00 X 0 X 1
01 0 0 X 0
11 X X X X
10 1 0 X 1
Q1Q2 Q3Q2
00 X 0 X 1
01 1 0 X 1
11 X X X X
10 0 0 X 0
´ ( Q 3 Q2+
D 3= DIR ´ Q´ 2Q 1 ) + DIR( Q´ 2 Q1)
´
D2
DIR=0 DIR=1
Q1Q2 Q3Q2 0 01 11 10
0
00 X 1 X 0
01 1 1 X 0
11 X X X X
10 0 0 X 0
Q1Q2 Q3Q2
00 X 1 X 0
01 0 0 X 0
11 X X X X
10 1 1 X 0
´ ( Q´ 3 Q´ 1 ) + DIR( Q´ 3 Q2)
D 2= DIR ´
D1
Q1Q2 Q3Q2 0 01 11 10
0
00 X 1 X 0
01 0 0 X 0
11 1 X X X
10 X 1 X 0
Q1Q2 Q3Q2
00 X 1 X 0
01 0 0 X 0
11 X X X X
10 1 1 X 0
´ ( Q1 Q´ 3+ Q´ 3 Q´ 0 ) + DIR ( Q3
D 1= DIR ´ Q´ 0)
D0
Q1Q2 Q3Q2 0 01 11 10
0
00 X 0 X 1
01 1 0 X 1
11 X X X X
10 0 0 X 0
Q1Q2 Q3Q2
00 X 1 X 0
01 1 1 X 0
11 X X X X
10 0 0 X 0
´ ( Q´ 2 Q´ 1 ) + DIR( Q´ 3 Q´ 1)
D 1= DIR
7-54 Diseñe un circuito divisor de frecuencia que produzca como salida una de
dos señales de frecuencias especificas; para ello utilice un HDL. La frecuencia
de salida se selecciona mediante la entrada de control fselec. El divisor
producirá como salida una frecuencia de 5 kHz cuando fselec=0 o de 12 kHz
cuando fselec=1. La frecuencia de entrada es de 60 kHz. Simule el contador.
Conectando en cascada múltiples flip flops de tipo T se puede obtener divisores de

frecuencia múltiplos de 2 de acuerdo con la siguiente fórmula:
fn = f / 2n
donde n es un número entero. Deseando obtener un divisor de 4, podemos utilizar el

siguiente esquema:
Deseando, en su lugar, obtener un divisor que no sea el poder de 2, debe dejar de

contar los impulsos, cuando se ha alcanzado el número deseado. Como vemos en la
siguiente tabla
CLOCK Q2 Q1 Q0
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
8 0 0 0
9 0 0 1
7-57 Diseñe un contador descendente MOD-16 reciclable; para ello utilice un

HDL. El contador deberá tener los siguientes controloes (de menor a mayor
prioridad): habilitación de conteo activa en BAJO (en), borrar síncrona activa en
ALTO (clr) y carga síncrona activa en BAJO (ld). Decodifique el conteo terminal
cuando se habilite mediante en. Simule el contador.
No se puede realizar
7-60 Cree un contador binario MOD-256 para ello conecte en cascada dos de los
modulos de cntador en HDL MOD-16, con todas sus características (descritas en
la sección 7-12). Simule el contador.
7-63 Modifique la descripción de HDL de la figura 7-56 o de la figura 7-57 para

agregar una secuencia de enjuagado después de lavar la ropa. La nueva
secuencia de la maquina de estado deberá ser inactiva → lavar_llena →
lavar_agitar → lavar_girar → enjuagar_llena → enjuagar_agitar → enjuagar_girar
→inactiva. Utilice agua caliente para lavar y agua fría para enjuagar (agregue
bits de salida para controlar dos válvulas de agua). Simule el diseño en HDL
modificado.
No se puede realizar, no se conoce la programación HDL.
7-66 Complete el diagrama de sincronización de la figura 7-108 para un 74HC174.

¿Cómo muestra el diagrama de sincronización que la señal restablecer maestra
es asíncrona?
7-69 Repita el ejemplo 7-20 cob Ds=1 y las formas de ondas de entrada que se
proporcionan en la figura 7-110.
7-72 Consulte la figura 7-112 para responder a las siguientes preguntas:

a) ¿Qué función del registro (carga o desplazamiento) se realizara en el
siguiente ciclo de reloj si ent = 1 y sal = 0? ¿Qué valor de datos se
introducirá cuando se aplique un pulso de reloj?.
b) ¿Que función del registro (carga o desplazamiento) se realizara en el
introducirán cuando se aplique un pulso de reloj?
c) ¿Que función del registro (carga o desplazamiento) se realizara en el
d) ¿Que función del registro (carga o desplazamiento) se realizara en el
e) ¿Que condición de entrada hara que en algún momento dado (después de
varios pulsos de reloj) la salida cambie de estado?
a) La función que entra es de carga, ya que el uno en la entrada es negado por la not y en
la e-xor tenemos 0-0, su salida es 0 y se activa la carga, por consiguiente, el valor de
datos que se genera al tener un pulso de reloj es de 00000000
b) La función que entra es de carga, ya que el cero en la entrada es negado por la not y
en la e-xor tenemos 1-1, su salida es 0 y se activa la carga, por consiguiente, el valor
de datos que se genera al tener un pulso de reloj es de 11111111
c) La función que entra es de desplazamiento ya que el cero en la entrada es negado por
la not y en la e-xor tenemos 1-0, su salida es 1 y se activa el desplazamiento, por
consiguiente, el valor de dato que tenemos es de forma serial el cual es de 1
d) La función que entra es de desplazamiento ya que el uno en la entrada es negado por
la not y en la e-xor tenemos 0-1, su salida es 1 y se activa el desplazamiento, por
consiguiente, el valor de dato que tenemos es de forma serial el cual es de 0.
e) La salida cambiará de estado si la entrada cambia al mismo nivel lógico, osea la
entrada tiene que ser igual a la salida.
7-75 Dibuje el diagrama para un contador Jonson MOD-10 mediante el uso de un

74HC164. Asegurese de que el contador inicie la secuencia de conteo apropiada
cuando se encienda. Determine la secuencia de conteo para este contador y
dibuje el circuito de decodificación necesario para decodificar cada uno de los
10 estados. Este es otro ejemplo de un contador de décadas que no es un
contador BCD.
7-78 El contador MOD-10 de la figura 7-8(b) produce la secuencia de conteo

0000, 0101, 0010, 0111, 1000, 1101, 1010, 1111 y se repite.Identifique algunas
posibes condiciones de falla que podrían producir este resultado.
Salida de entradas de 2 entradas AND o J, K cortocircuitadas a vcc y salida de 2 entradas AND

está abierto
Libro Tomas Floyd: Auto test (todas las preguntas) y Problemas (múltiplos de 3)
AUTO-TEST
1. Los contadores asíncronos se conocen como:

(a) contadores con propagación (b) contadores de reloj múltiple
(c) contadores de décadas (d) contadores de módulo
Respuesta. a) contadores con propagación
2. Un contador asíncrono se diferencia de un contador síncrono en:

(a) el número de estados de su secuencia
(b) el método de sincronización con la señal de reloj
(c) el tipo de flip-flops utilizados
(d) el valor del módulo
Respuesta. b) el método de sincronización con la señal de reloj.
3. El módulo de un contador es:

(a) el número de flip-flops
(b) el número real de estados en su secuencia
(c) el número de veces que inicia un nuevo ciclo por segundo
(d) el máximo número posible de estados
Respuesta. b) el numero real de estados en su secuencia
4. Un contador binario de 3 bits tiene un módulo máximo de:

(a) 3 (b) 6 (c) 8 (d) 16
Respuesta. c) 8
5. Un contador binario de 4 bits tiene un módulo máximo de:

(a) 16 (b) 32 (c) 8 (d) 4
Respuesta. a) 16
6. Un contador de módulo 12 tiene:

(a) 12 flip-flops (b) 3 flip-flops
(c) 4 flip-flops (d) temporización síncrona
Respuesta. c) 4
7. ¿Cuál de los siguientes contadores es un ejemplo de un contador con un

módulo truncado?
(a) módulo 8 (b) módulo 14
(c) módulo 16 (d) módulo 32
Respuesta. b) modulo 14
8. Un contador asíncrono de 4 bits está formado por flip-flops que tienen un

retardo de propagación de la señal de reloj a Q de 12 ns. ¿Cuánto tiempo tarda el
contador en iniciar un nuevo ciclo desde 1111 a 0000?
Respuesta. 48 ns
9. Un contador BCD es un ejemplo de

(a) contador de módulo completo
(b) un contador de décadas
(c) un contador de módulo truncado
(d) las respuestas (b) y (c)
Respuesta. d) las respuestas (b) y (c)
10. En un contador BCD 8421, ¿cuál de los siguientes estados es un estado no

válido?
(a) 1100 (b) 0010 (c) 0101 (d) 1000
Respuesta. a) 1100
11. Tres contadores de módulo 10 en cascada tienen un módulo global de:

(a) 30 (b) 100 (c) 1000 (d) 10.000
Respuesta. c) 1000
12. Se aplica una frecuencia de reloj de 10 MHz a un contador en cascada

formado por un contador de módulo 5, un contador de módulo 8 y dos
contadores de módulo 10. La frecuencia de salida más baja posible es:
(a) 10 kHz (b) 2,5 kHz (c) 5 kHz (d) 25 kHz
Respuesta. b) 2,5 kHz
13. Un contador ascendente/descendente de 4 bits se encuentra en estado

binario cero. El siguiente estado en el modo descendente es:
(a) 0001 (b) 1111 (c) 1000 (d) 1110
Respuesta. b) 1111
14. El valor fin de cuenta de un contador binario de módulo 13 es:

(a) 0000 (b) 1111 (c) 1101 (d) 1100
Respuesta. d) 1100
EJERCICIOS PROPUESTOS
SECCIÓN 8.1. Funcionamiento del contador asíncrono
1. Para el contador asíncrono de la Figura 8.73, dibujar el diagrama de tiempos

completo para ocho impulsos de reloj, indicando las formas de onda de la señal de
reloj, de Q0 y de Q1.
3. En el contador del Problema 2, suponer que cada flip-flop tiene un retardo de

propagación, entre el impulso de disparo de reloj y el cambio en la salida Q, de 8 ns.
Determinar el retardo en el caso peor (el más largo) a partir de que se aplica un
impulso de reloj hasta que el contador alcanza un determinado estado. Especificar el
estado o estados para los que se produce dicho caso peor.
CL
QK0
Q1
6. Dibujar el diagrama de tiempos completo para el contador binario síncrono de cinco

etapas de la Figura 8.75. Verificar que las formas de onda de las salidas Q
representan el número binario correcto después de cada impulso de reloj.
9. En la Figura 8.78 se muestra un contador de décadas BCD. Se aplican las entradas

de reloj y de borrado que se indican. Determinar las formas de onda de las salidas del
contador (Q0, Q1, Q2 y Q3). La entrada de borrado es síncrona y el contador,
inicialmente, está en el estado binario 1000.
12. Dibujar un diagrama de tiempos completo para un contador

ascendente/descendente de 3 bits que sigue la siguiente secuencia. Indicar cuándo el
contador está en modo ascendente y cuándo está en modo descendente. Suponer que
es disparado por flanco positivo. 0, 1, 2, 3, 2, 1, 2, 3, 4, 5, 6, 5, 4, 3, 2, 1, 0
15. Determinar la secuencia del contador de la Figura 8.82. Comenzar con el contador
borrado.
FF3 FF2 FF1 FF0 Q3 Q2 Q1 Q0

Inicio Cambia Cambia Cambia Cambia 0 0 0 0
Antes CLK 1 Mantiene Mantiene Mantiene Cambia 1 1 1 1
Antes CLK 2 Mantiene Mantiene Cambia Cambia 1 1 1 0
Antes CLK 3 Mantiene Cambia Cambia Cambia 1 1 0 1
Antes CLK 4 Cambia Cambia Cambia Cambia 1 0 1 0
Antes CLK 5 Cambia Cambia Cambia Cambia 0 1 0 1
18. Diseñar un contador que genere la siguiente secuencia binaria. Utilizar flip-flops J-
K. 0, 9, 1, 8, 2, 7, 3, 6, 4, 5, 0, ...
Q3 Q2 Q1 Q0 Q3+1 Q2+1 Q1+1 Q0+1 J3 K3 J2 K2 J1 K1 J0 K0

0 0 0 0 1 0 0 1 1 X 0 X 0 X 1 X
1 0 0 1 0 0 0 1 X 1 0 X 0 X X 0
0 0 0 1 1 0 0 0 1 X 0 X 0 X X 1
1 0 0 0 0 0 1 0 X 1 0 X 1 X 0 X
0 0 1 0 0 1 1 1 0 X 1 X X 0 1 X
0 1 1 1 0 0 1 1 0 X X 1 X 0 X 0
0 0 1 1 0 1 1 0 0 X 1 X X 0 X 1
0 1 1 0 0 1 0 0 0 X X 0 X 1 0 X
0 1 0 0 0 1 0 1 0 X X 0 0 X 1 X
0 1 0 1 0 0 0 0 0 X X 1 0 X X 1
21. Ampliar el contador de la Figura 8.41 para crear un contador divisor por 10.000 y
un contador divisor por 100.000.
Tres contadores de décadas producen división para 1000, cuatro contadores de

décadas producen división para 10.000.
24. Para el contador binario de 4 bits conectado al decodificador de la Figura 8.85,

determinar cada forma de onda de salida del decodificador en función de los impulsos
de reloj.
27. Analizar la ocurrencia de glitches en la salida de la puerta de decodificación en el

contador de la Figura 8.45. Si se producen glitches, sugerir una forma de eliminarlos.
30. ¿Cuál es la frecuencia de salida de cada contador en el circuito del reloj digital de
la Figura 8.51?
Señal cuadrada de 60 Hz, el bloque divisor por 60, es construido por un contador
divisor por 6, conectado a un contador divisor por 10.
Contador divisor para 6
60 Hz
frecuenciade salida=
6
frecuenciade salida=10 Hz
Contador divisor 10
10 Hz
frecuenciade salida=
10
frecuenciade salida=1 Hz pulso de reloj
33. Para el contador de la Figura 8.1, dibujar el diagrama de tiempos para las formas
de onda Q0 y Q1 si se produce alguno de los fallos siguientes (suponer que,
inicialmente, Q0 y Q1 están a nivel BAJO):
(a) la entrada de reloj de FF0 está cortocircuitada a masa.
(b) la salida Q0 está en circuito abierto.
(c) la entrada de reloj de FF1 está en circuito abierto
(d) la entrada J de FF0 está en circuito abierto
(e) la entrada K de FF1 está cortocircuitada a masa.
a)
Q0 y Q1 no cambiarán debido a que el reloj cortocircuitado a tierra estará en FF0.
b)
c)
d) Una entrada K cortada hará que todas las entradas J y K sean BAJAS y el contador
no cambiará desde su estado inicial.
36. A partir del diagrama de señales de la Figura 8.88, determinar el fallo más
probable en el contador de la Figura 8.14.
El fallo más probable que vemos es en la salida Q2. En la figura 8.88 la salida Q2 se
comporta igual que la salida Q0 y haría que el contador tuviera problemas de
transición entre estados, mientras que en el diagrama de tiempos del contador real es
decir la figura 8.15 la salida Q2 actúa cada 4 ciclos de reloj ya que es un contador
síncrono de 3 bits y la salida Q2 sería el bit más significativo.
39. Desarrollar una tabla para probar el contador de la Figura 8.44, que muestre
la frecuencia de la última salida RCO, para todos los posibles fallos que se
producen cuando cada una de las entradas de datos (D0, D1, D2 y D3) está en
circuito abierto. Utilizar una frecuencia de prueba de reloj de 10 MHz
Stage Open Loaded fout

Count
1 0 63C1 250.006 Hz
1 1 63C2 250.012 Hz
1 2 63C4 250.025 Hz
1 3 63C8 250.050 Hz
2 0 63D0 250.100 Hz
2 1 63E0 250.200 Hz
2 2 63C0 250 Hz
2 3 63C0 250 Hz
3 0 63C0 250 Hz
3 1 63C0 250 Hz
3 2 67C0 256.568 Hz
3 3 6BC0 263.491 Hz
4 0 73C0 278.520 Hz
4 1 63C0 250 Hz
4 2 63C0 250 Hz
4 3 E3C0 1.383 kHz
42. Un determinado día (posiblemente un lunes) los dueños de las plazas del
garaje que tiene el sistema de control descrito en las Figuras 8.54 y 8.55,
comienzan a presentar quejas. Los dueños dicen que pueden entrar en el garaje
porque la barrera está levantada y el cartel de COMPLETO está apagado, pero
que una vez que han entrado no pueden encontrar una plaza vacía. Si fuera el
técnico encargado de mantener este sistema, ¿cuál pensaría que era el
problema? ¿Cómo localizaría la avería y repararía el sistema lo más rápidamente
posible?
Hay varias causas posibles del mal funcionamiento. Primer cheque poder a todas las unidades.
Otras posibles fallas se enumeran a continuación.
 Pestillo del sensor
Acción: Desconecte el sensor de entrada y la entrada del sensor de pulso.
Observación: El pestillo debe SET.
Conclusión: si el pestillo no establece, reemplácelo.

 Puerta NOR
Acción: entrada del sensor de pulso.
Observación: Pulso en la salida de la puerta.
Conclusión: si no hay pulso, reemplace la puerta.
 Contador
Acción: entrada del sensor de pulso.
Observación: el contador debe avanzar.
Conclusión: si el contador no avanza, reemplácelo.
 Interfaz de salida
Acción: entrada del sensor de pulso hasta que se alcanza el conteo de terminales.
Observación: indicación COMPLETA y puerta bajada
Conclusión: No hay indicación COMPLETA o si la puerta no baja, reemplazar la interfaz.
 Sensor / Cable
Acción: Intente activar el sensor.
45. Especificar cómo se cambiaría el intervalo de la luz verde de 25 s a 60 s.
Para que el intervalo de tiempo de la luz verde se pueda aumentar de 25 segundos a

60 segundos se debe aumentar el valor de la resistencia o el valor del condensador
mediante la relación
60 s
=2.4 veces
25 s
t H =0.693(R ¿ ¿ A+ R B)∗C ¿
48. Repetir el Problema 47 para obtener un módulo de 50.000.

216=65536
65536−50000=15536
15536=( 38C 0 ) EN HEXADECIMAL

51. Modificar el diseño del circuito de la Figura 8.55 para 1000 y 3000 plazas de
garaje.
54. Modificar el diagrama de bloques del sistema de control de semáforos de la

Figura 8.63, para añadir una señal de giro a la izquierda durante 15 segundos en
la calle principal, inmediatamente antes de la luz verde.
LOGICA DE CONTROL DE LOS SEMÁFOROS
Lógica Secuencial Lógica Combinacional

Entrada MR
Código So MY
Gray S1 MG
SR
SY
SG
Pequeño Tempo Tempo Reloj

Corto largo Disparo largo
Disparo corto
Circuito de Activación
Temporización
2.3 Referencias bibliográficas MT

[1] H. Flórez, Sistemas Digitales. Principios, análisis y diseño, Primera ed., Bogotá: Ediciones de
la U, 2014, p. 224.
[2] F. Thomas, Fundamentos de sistemas digitales, Novena ed., vol. , Madrid: Pearson, 2006, p.
1005.
[3] A. Gago, Electrónica digital: problemas resueltos, Primera ed., Málaga / España: Servicio de
publicaciones y divulgacion Cientifica de la Universidad de Malaga, 2014, p. 192.

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UNIVERSIDAD TÉCNICA DE AMBATO

FACULTAD DE INGENIERÍA EN SISTEMAS, ELECTRÓNICA E INDUSTRIAL

UNIVERSIDAD TÉCNICA DE AMBATO

Módulo y Docente: Electrónica Digital II PhD. Gordon Carlos

2.2 Desarrollo de la Tarea

Libros de Tocci: Problemas 7-1 al 7-78 Pags: 469-483

Respuestas. a) Numero de FF=5

d) El contador sería un MOD-32

144 debemos transformar a binario

7-6 a) ¿Cuál es la máxima frecuencia de reloj que puede utilizarse con el

f max =12,5 MHz

f max =8,33 MHz

cualquier deformación que pudiera aparecer en cualquier de las salidas de los

7-15. Determine la secuencia de conteo del contador ascendente/descendente en

Respuesta. empieza en 000 el siguiente estado seria 111 porque es descendente.

7-18. Complete el diagrama de sincronización de la figura 7-97 para el 74LS162 al

7-21. Consulte el circuito del contador del CI en la figura 7-99(a):

b) El circuito es MOD-12 ya que el reseteo es en 1011

7-24. Consulte el circuito contador de CI en la figura 7-100(b):

Respuestas: a) La salida será 0000 siempre que inicie en bajo.

b) El contador contará desde 0000 hasta 1001 en cada pulso CLK y se

c) Este contador es MOD-10.

La salida QB tiene un patrón irregular que lo hace indefinido

7-39 Analice el contador síncrono de la figura 7-104(a). Dibuje su diagrama de

7-42 Analice el contador síncrono de la figura 7-105(b). Dibuje su diagrama de

Respuesta: Es un contador MOD-8

7-45 Diseñe un contador descendente BCD, síncrono y reciclable; para ello

JA= |B. |C. |D

10 X X JD= Vcc 10KD= Vcc

Números de flip flop

7-51 Diseñe un contador de código Gray MOD-

Conectando en cascada múltiples flip flops de tipo T se puede obtener divisores de

donde n es un número entero. Deseando obtener un divisor de 4, podemos utilizar el

Deseando, en su lugar, obtener un divisor que no sea el poder de 2, debe dejar de

7-57 Diseñe un contador descendente MOD-16 reciclable; para ello utilice un

7-63 Modifique la descripción de HDL de la figura 7-56 o de la figura 7-57 para

No se puede realizar, no se conoce la programación HDL.

7-66 Complete el diagrama de sincronización de la figura 7-108 para un 74HC174.

7-72 Consulte la figura 7-112 para responder a las siguientes preguntas:

7-75 Dibuje el diagrama para un contador Jonson MOD-10 mediante el uso de un

7-78 El contador MOD-10 de la figura 7-8(b) produce la secuencia de conteo

Salida de entradas de 2 entradas AND o J, K cortocircuitadas a vcc y salida de 2 entradas AND

1. Los contadores asíncronos se conocen como:

Respuesta. a) contadores con propagación

2. Un contador asíncrono se diferencia de un contador síncrono en:

Respuesta. b) el método de sincronización con la señal de reloj.

3. El módulo de un contador es:

Respuesta. b) el numero real de estados en su secuencia

4. Un contador binario de 3 bits tiene un módulo máximo de:

5. Un contador binario de 4 bits tiene un módulo máximo de:

6. Un contador de módulo 12 tiene:

7. ¿Cuál de los siguientes contadores es un ejemplo de un contador con un

8. Un contador asíncrono de 4 bits está formado por flip-flops que tienen un

9. Un contador BCD es un ejemplo de

Respuesta. d) las respuestas (b) y (c)

10. En un contador BCD 8421, ¿cuál de los siguientes estados es un estado no

11. Tres contadores de módulo 10 en cascada tienen un módulo global de:

12. Se aplica una frecuencia de reloj de 10 MHz a un contador en cascada

Respuesta. b) 2,5 kHz