Realice el diseño (tabla de verdad, diagrama de tiempo, circuito

combinacional, mapa de karnaugh) de los siguientes circuitos

a) Un medio sumador de 4 bits de entrada.

En el caso de un semi sumador con 2-bit de entrada, el circuito admite dos
dígitos binarios en sus entradas y genera dos dígitos binarios en sus
salidas: un bit de suma y un bit de acarreo. En este caso se nos pide que
en lugar de dos bits de entradas, sean 4.
Para ello en primer lugar analizaremos las reglas básicas de la suma
binaria
1+0+0+0=0001 Suma 1, acarreo 0
1+1+0+0=0010 Suma 0, acarreo 1
1+1+1+0=0011 Suma 1, acarreo 1
1+1+1+1=0100 Suma 0, acarreo 10
Es posible observar como la suma binaria de un semisumador de 4
entradas produce una salida y un acarreo de dos bits. Se plantea la tabla
de la verdad como:

Tabla de verdad
A B C D S Couto Caout1
0 0 0 0 0 0 0
0 0 0 1 1 0 0
0 0 1 0 1 0 0
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 0 1
0 1 1 0 0 0 1
0 1 1 1 1 0 1
1 0 0 0 1 0 0
1 0 0 1 0 0 1
1 0 1 0 0 0 1
1 0 1 1 1- 0 1
1 1 0 0 0 0 1
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 1 0
Mapas de Karnaugh
Salida S

Ć D́ Ć D CD C D́
AB\CD
´
AB 0 1 0 1

Á B 1 0 1 0

AB 0 1 0 1

A B́ 1 0 1 0

La expresión será
S= ABC
´ D+ AB
´ C D́+ Á B CD
´ + Á BCD + AB Ć D+ ABC D́+ A BCD+
´ A B́ CD

Para la salida Cout 0

Ć D́ Ć D CD C D́
AB\CD
´
AB 0 0 0 0

Á B 0 0 0 0

AB 0 0 1 0

A B́ 0 0 0 0

Cout 0= ABCD
Para salida Cout1

Ć D́ Ć D CD C D́
AB\CD
´
AB 0 0 1 0

Á B 0 1 1 1

AB 1 1 0 1

A B́ 0 1 1 1

Cout 1= B́ CD+ Á BD+ BC D́+ AB Ć + A Ć D+ AC D́

Diagrama de tiempo
Circuito Combinacional
b) Un sumador completo de 4 bits de entrada.
Circuito combinacional
Tabla de verdad

Cin A B C D S Couto Caout1

0 0 0 0 0 0 0 0
0 0 0 0 1 1 0 0
0 0 0 1 0 1 0 0
0 0 0 1 1 0 0 1
0 0 1 0 0 1 0 0
0 0 1 0 1 0 0 1
0 0 1 1 0 0 0 1
0 0 1 1 1 1 0 1
0 1 0 0 0 1- 0 0
0 1 0 0 1 0 0 1
0 1 0 1 0 0 0 1
0 1 0 1 1 1 0 1
0 1 1 0 0 0- 0 1
0 1 1 0 1 1 0 1
0 1 1 1 0 1 0 1
0 1 1 1 1 0 1 0
1 0 0 0 0 1 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 1
1 0 0 1 1 0 0 1
1 0 1 0 0 0 0 1
1 0 1 0 1 1 0 1
1 0 1 1 0 1 0 1
1 0 1 1 1 1 0 1
1 1 0 0 0 0 0 1
1 1 0 0 1 1 0 1
1 1 0 1 0 1 0 1
1 1 0 1 1 0 1 0
1 1 1 0 0 1 0 1
1 1 1 0 1 0 1 0
1 1 1 1 0 0 1 0
1 1 1 1 1 1 1 0
Mapa de Karnaugh
Salida S

Ć D́ Ć D CD C D́
CinAB\CD

C ¿´AB 0 1 0 1

C ´¿ A B 1 0 1 0

Ć ¿ AB 0 1 0 1

Ć ¿ A B́ 1 0 1 0

´
C ¿ AB 1 0 0 0

C ¿ Á B 0 1 1 1

C ¿ ABC 1 0 1 0

C ¿ AB Ć 0 1 0 1

´
S= Á BCD+C ¿ Á BD+C ¿ ABCD+ C¿ ABC E+ C ¿´AB C D́+ C ´¿ A B CD+
´ Ć¿ A BCD+
´ Ć ¿ A B́ CD + Ć¿ AB Ć D+ Ć¿ A
Salida Cout 0

Ć D́ Ć D CD C D́
CinAB\CD

C ¿´AB 0 0 0 0

C ´¿ A B 0 0 0 0

Ć ¿ AB 0 0 1 0

Ć ¿ A B́ 0 0 0 0

´
C ¿ AB 0 0 0 0

C ¿ Á B 0 0 0 0

C ¿ ABC 0 1 1 1

C ¿ AB Ć 0 0 1 0

Cout 0= ABCD+C ¿ ACD+C ¿ ABC +C ¿ ABD

Salida Cout1

Ć D́ Ć D CD C D́
CinAB\CD

C ¿´AB 0 0 1 0

C ´¿ A B 0 1 1 1

Ć ¿ AB 1 1 0 1

Ć ¿ A B́ 0 1 1 1

´
C ¿ AB 0 1 1 1

C ¿ Á B 1 1 1 1

C ¿ ABC 1 0 0 0

C ¿ AB Ć 1 1 0 1
 ´ + Ć ¿ B Ć D+ Ć ¿ BC D́+ Ć ¿ A B́ D+ A B́ C D́+ AB CD
Count 1= Á CD +C¿ Á D+C ¿ Á C+C ¿ Á B+ C¿ A BC ´

Diagrama de tiempo
Circuito combinacional
 c) Un multiplexor de 4 a 1

Tabla de la verdad

D
0 D1 D2 D3 S1 S0 Y
1 0 0 0 0 0 Do
0 1 0 0 0 1 D1
0 0 1 0 1 0 D2
0 0 0 1 1 1 D3

Y = S 1´S 0 DO + S´1 S 0 D 1+ S 1 S´0 D2+ S 1 S 0 D 3

Diagrama de tiempo
Circuito combinacional
 d) Un demultiplexor de 1 a 4

Tabla de verdad

E S0 S2 D0 D1 D2 D3
1 0 0 I 0 0 0
1 0 1 0 I 0 0
1 1 0 0 0 I 0
1 1 1 0 0 0 I

Y =E S 1´S 0 I + E S´1 SI + S 1 S´0 I + S 1 S 0 I

Diagrama de tiempo
Para I=1
Circuito combinacional

e) Un codificador de 8 bits de entrada

Tabla de verdad
Entrada Salidas
D7 D6 D5 D4 D3 D2 D1 D0 Q2 Q1 Q0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 x 0 0 1
0 0 0 0 0 1 x x 0 1 0
0 0 0 0 1 x x x 0 1 1
0 0 0 1 x x x x 1 0 0
0 0 1 x x x x x 1 0 1
0 1 x x x x x x 1 1 0
1 x x x x x x x 1 1 1
Salida de Q0

Salida de Q1

Salida de Q2

Finalmente, las expresiones de salida serán

Tomando en cuenta las entradas ignoradas

Diagrama de tiempo
Circuito combinacional

f) Un decodificador de 3 bits de entrada

Tabla de verdad

E A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 x x x 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
1 0 1 0 0 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 0 1 0 0 0
1 1 0 1 0 0 0 0 0 1 0 0
1 1 1 0 0 0 0 0 0 0 1 0
1 1 1 1 0 0 0 0 0 0 0 1

Mapas de Karnaugh
Salida Yo
A\BC B́ Ć B́C BC B Ć
Á 1 0 0 0
A 0 0 0 0

´
Y 0= ABC

Salida Y1

A\BC B́ Ć B́C BC B Ć
Á 0 1 0 0
A 0 0 0 0

´ C
Y 1= AB

Salida Y2

A\BC B́ Ć B́C BC B Ć
Á 0 0 0 1
A 0 0 0 0

Y 2= Á B Ć

Salida Y3

A\BC B́ Ć B́C BC B Ć
Á 0 0 1 0
A 0 0 0 0

Y 3= Á BC

Salida Y4

A\BC B́ Ć B́C BC B Ć
Á 0 0 0 0
A 1 0 0 0

´
Y 4 = A BC
Salida Y5

A\BC B́ Ć B́C BC B Ć
Á 0 0 0 0
A 0 1 0 0

Y 5= A B́ C

Salida Y6

A\BC B́ Ć B́C BC B Ć
Á 0 0 0 0
A 0 0 0 1

Y 6= AB Ć

Salida Y7

A\BC B́ Ć B́C BC B Ć
Á 0 0 0 0
A 0 0 1 0

Y 7= ABCD
Diagrama de tiempo
Circuito combinacional
g) Un generador de bit de paridad de 8 bits de entrada
Un generador de bit de paridad puede ser un verificador de paridad par o un
verificador de paridad impar según el tipo de paridad generada en el
extremo de la transmisión. En este caso para el diseño de generados de
paridad bit de 8 entradas partiremos del diseño de los verificadores de
paridad de 4-bits en cascada.
Estos 4 bits se aplican como entrada al circuito de verificación de paridad
que verifica la posibilidad de error en los datos. Dado que los datos se
transmiten con paridad par, si los cuatro bits recibidos tienen un número
impar de 1 la salida será 1, por otra parte, si la salida del circuito de 4 bits
tiene un número par de unos la salida será 0.

Entonces para la construcción del generador de 8-bit, se colocarán

verificadores de paridad en paralelo, las salidas de ambos verificadores
formaran otro verificador de 4-bits que realizará la verificación final del
circuito. Para realizar la generación del bit se añadirá un XOR en la salida
del tercer verificador de paridad.
Tabla de verdad
Tabla de la verdad del verificador de 4-bits

Verificador
D3 D2 D1 D0 de paridad
Cp
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

Tabla de la verdad Verificador 8 bits.

Se colocarán solo algunas de las 256 combinaciones posibles

D7 D6 D5 D4 D3 D2 D1 D0 Verificador de paridad Cp

1 0 0 0 0 0 0 0 1
1 0 1 0 0 0 0 1 1
1 0 1 0 0 0 1 0 1
1 0 0 0 1 0 1 1 0
1 1 0 0 0 1 0 0 1
1 1 0 0 0 1 0 1 0
1 1 1 0 0 1 1 0 1
1 1 1 0 0 1 1 1 0
Mapa de Karnaugh
Mapa de Karnaugh 4-bits

Ć D́ Ć D CD C D́
AB\CD
´
AB 0 1 0 1

Á B 1 0 1 0

AB 0 1 0 1

A B́ 1 0 1 0

A partir del mapa es posible halla una expresión que describa el circuito,
simplificando La expresión lógica anterior para el verificador de paridad par se
puede implementar utilizando tres puertas XOR

Diagrama de tiempo
A continuación, se presenta un diagrama de tiempo con alguna de las
combinaciones
Circuito combinacional
2. Realice el esquema de una unidad aritmético lógica, y establezca su tabla de
funciones.

Se realizará el esquema de una Unidad Aritmetico lógica que sea capaz de

realizar las funciones lógico aritméticas que se muestran en la siguiente tabla de
funciones.

Tabla de funciones

Selección (S) Operación realizada Carry Out

00 a∙b x
01 a+ b x
10 a ⊕ b ⊕Carry ∈¿ (a+ b)∙ CarryIn+(a ∙ b)
11 X X

Antes de elaborar el esquema de la ALU a diseñar, se presentan los esquemas de

un multiplexor con dos bits de entrada, y de un circuito que entrega como salida el

acarreo de la suma de dos bits.

Multiplexor 2-bits

A continuación, se presenta el circuito combinacional y el multiplexor como

diagrama de bloque.

Figura 1Circuito Combinacional Multiplexor 2-bits

 Figura 2 Diagrama de bloque 2-bits

Bloque Acarreo

Ahora se presenta el esquema del circuito combinacional del acarreo de la suma

Esquema ALU

Ahora se presenta el esquema de la unidad aritmético lógica, esta contiene un

acarreo que será empleado en caso que se quiera que opere como sumador
completo, y un multiplexor que permitirá la selección de la operación a realizar
3. Determine cuál es el camino de los datos y las palabras de control para el
esquema anterior.

Hay que tener presente que una palabra de control determina todas las señales de
control que genera la unidad de control, ya que se utilizan tanto para indicar qué
recursos se utilizan como para asegurar que el resto de los recursos no interfieren
en la ejecución de las micro operaciones en curso.
4. Para cada tabla de verdad obtenga la función lógica mediante mapas de
Karnaugh

a.

Ć D́ Ć D CD C D́
AB\CD
´
AB 1 1 1 0

Á B 0 1 0 1

AB 1 0 0 0

A B́ 0 1 0 0

Función que describe la tabla

y= Á BC D́+ AB Ć D́+ Á B́ Ć+ Á B́ D+ B́ Ć D+ Á Ć D

b.

Ć D́ Ć D CD C D́
AB\CD
´
AB 0 0 0 1

Á B 1 1 1 0

AB 1 0 1 0

A B́ 0 0 1 0

Función que describe

y= Á B́ C D́+ Á B Ć + BCD+ B Ć D́+ ACD

5. Utilizar un mapa de Karnaugh para minimizar la siguiente expresión suma
de productos de 5 variables:

Caso 1: A=0

D́ É D́ E DE ´
DE
BC/DE
´
BC 1 1 0 0

B́C 1 0 0 0

BC 1 1 1 0

B Ć 1 0 0 0

Función que describe

y= Á D́ É+ Á BCE+ Á BCD

Caso 2- A=1

D́ É D́ E DE D É
BC/DE

´
BC 1 1 0 0

B́C 0 0 1 0

BC 0 1 1 0
 B Ć 0 0 0 0

Función que describe

y= A B́ Ć D́+ ACDE+ ABCE

Finalmente, la expresión simplificada será:

y= Á D́ É+ Á BCE+ Á BCD+ A B́ Ć D́+ ACDE+ ABCE

6. Para el sumador completo, determinar el estado lógico de cada salida para

las siguientes entradas:

(a) A = 1, B = 1, Cin = 1

XOR 1=0,
SALIDA SUMA=1

AND 1=0

AND 2=1

Cout=1

(b) A = 0, B = 1, Cin = 1

XOR 1=1

SALIDA SUMA=0

AND 1=1

AND 2=0,

Cout=1

(c) A = 0, B = 1, Cin = 0

XOR 1=1,

SALIDA SUMA=1

AND 1=0

AND 2=0

Cout=0

7. ¿Cuáles serían las entradas que producirían en un sumador completo las

siguientes salidas?

(a) Σ = 0, Cout = 0 (b) Σ = 1, Cout =0 (c) Σ = 1, Cout = 1 (d) Σ = 0, Cout = 1

a. A=0, B=0, Cin=0

b. A=1, B=0, Cin=0
A=0, B=1, Cin=0
A=0,B=0,Cin=1
c. A=1,B=1,Cin=1
 d. A=1,B=1,Cin=0
A=0, B=1, Cin=1
A=1,B=0, Cin=1

8. Determinar las salidas de un sumador completo para cada una de las

siguientes

entradas:

(a) A = 1, B = 0, Cin = 0 (b) A = 0, B = 0, Cin = 1

(c) A = 0, B = 1, Cin = 1 (d) A = 1, B = 1, Cin = 1

a.Σ=1, Cout=0

b. Σ=1, Cout=0

c. Σ=0, Cout=1

d. Σ=1, Cout=1

9. Un decodificador 74HC147 tiene niveles BAJOS de tensión en sus pines 2,

5 y 12. ¿Qué código BCD aparece en las salidas si todas las demás entradas
están a nivel ALTO?

El enunciado nos indica que todas la entradas estan a nivel ALTO con ecepcion de
las entradas 2,5 y 12 que se encuentran en BAJO.

El pin 2 es para el decimal 5, el pin 5 es para el decimal 8, mientras que el pin 12

es para el decimal 2, por lo tanto la entrada del pin 5 es la tiene el valor mas alto,
la entrada con mayor prioridad sera la entrada del pin 5.

La salida completa sera A3 A 2´A 1 A 0=0111, que es el numero binario para 8 (1000).

10. En el demultiplexor de la Figura, determinar la salida para los siguientes

estados de entrada: D0 = 0, D1= 1, D2= 1, D3= 0, S0 = 1, S1 = 0

Cuando S1=0 y S0=1, la salida de datos será igual a D1, por lo tanto, Y=1
11. Si las entradas de selección de datos del multiplexor de la se secuencian
tal y como se muestra en las formas de onda, determinar la forma de onda de
salida para los datos de entrada del Problema anterior

La forma de onda de salida pedida seria la siguiente:

12. Desarrollar el diagrama de tiempos completo (entradas y salidas) de un

74HC154 utilizado en una aplicación de demultiplexación en el que las
entradas son las siguientes: las entradas de selección de datos toman, de
forma repetitiva y secuencialmente, los valores generados por un contador
binario que comienza en 0000, y la entrada de datos es una cadena de datos
serie, en BCD, que representan al número decimal 2468. El dígito menos
significativo (8) es el primero de la secuencia, con el bit menos significativo
en primer lugar, y deberá aparecer en los cuatro primeros bits de la salida.

El diagrama de tiempo solicitado es el siguiente

13. Se aplican las formas de onda de la Figura al circuito de paridad de 4
bits. Determinar las señales de salida en función de las entradas. ¿Durante
cuántos periodos de bit ocurre la paridad par y cómo se indica? El diagrama
de tiempos incluye ocho periodos de bit

El circuito a analizar es el siguiente:

Es un circuito verificador de paridad par, por lo tanto, la paridad se indica como un
0, y la no paridad como un 1. En el diagrama de tiempo de la figura siguiente se
puede verificar que la paridad ocurrirá durante 4 periodos de bit.