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    Act8 Resumen Procesamiento

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    El documento describe las características principales del procesador digital de señales TMS320C54x de Texas Instruments. Este DSP tiene una arquitectura Harvard modificada que permite acceso simultáneo a instrucciones y datos, lo que proporciona un alto grado de paralelismo. Cuenta con un multiplicador en paralelo, dos acumuladores independientes de 40 bits, y puede direccionar hasta 8 megabytes de memoria. El TMS320C54x incluye instrucciones para repetición, movimiento de bloques, y operaciones aritméticas con carga y almac

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    PROCESAMIENTO DIGITAL DE SEÑALES

    EC2 F1 ACTIVIDAD DE APRENDIZAJE 8: RESUMEN

    PROF. HIRAM JESÚS HIGUERA VALENZUELA

    EDGAR ALBERTO RAMÍREZ JIMENEZ 18020260096

    INGENIERÍA BIOMÉDICA 01

    HERMOSILLO, SONORA A 20 DE SEPTIEMBRE DEL 2022


    En la actualidad los procesadores de señales (DSP) se han convertido en
    dispositivos electrónicos de alto desempeño para implementar soluciones a
    muchos problemas en áreas de ingeniería como medición, control de motores,
    filtrado, análisis de señales, análisis espectral.
    comunicaciones, procesamiento de voz, procesamiento de imágenes, etc.
    El DSP TMS320C54x (C54x)1 de Texas Instruments (TI) es un procesador digital
    de señales orientado a aplicaciones incrustadas de tiempo real en áreas tales
    como comunicaciones, instrumentación, control, filtrado, etc. Este DSP está
    basado en un hardware mejorado del TMS320C5x con algunos periféricos
    similares, una arquitectura tipo Harvard modificada, alto grado de paralelismo, bajo
    consumo de potencia que lo hace conveniente para telefonía celular, modos de
    direccionamiento versátiles y un conjunto de instrucciones que mejoran su
    desempeño. La familia TMS320C5400 (C5400) es similar al C54x en cuanto a la
    arquitectura y la programación, a excepción que el C5400 contiene otros
    periféricos internos más poderosos para comunicaciones.
    Arquitectura y CPU: Su arquitectura de buses separados para datos y programa
    tipo Harvard, permite el acceso simultáneo a instrucciones y daos proveyendo un
    alto grado de paralelismo, el C54x puede ejecutar tres lecturas y una escritura en
    un ciclo simple:
     Arquitectura multibuses: uno para programa, tres para datos y cuatro para
    direcciones
     Unidad ALU de 40 bits. con dos acumuladores independientes de 40 bits.
     Multiplicador en paralelo de 17x17 bits acoplado a un sumador dedicado
    (MAC).
     Unidad de comparación, selección y almacenamiento (CSSU) para
    codificación.
     Codificador de exponente para calcular el exponente de un acumulador de
    40 bits en un ciclo de instrucción.
     Dos generadores de dirección, es decir, dos unidades ARAU y ocho
    registros auxiliares mapeados (ARO-ART).
     Memoria: 192 K-palabras en el espacio de memoria 64 K-palabras para
    memoria programa.
     64 K-palabras para datos
     64 K-palabras para puertos I/O.
     El DSP TMS320C548 puede direccionar hasta 8 M-palabras (divididos en
    128 páginas de 64 K). para esto contiene un registro extra que apunta a
    estas páginas y seis instrucciones extras para direccionar el espacio de
    programa extendido.
    Instrucciones:
     Para repetición de una instrucción y repetición de bloques de
    instrucciones.
     Para movimiento de bloques de datos y programa.
     Con operandos de 32 bits.
     Para lectura de dos o tres operandos simultáneos.
     Aritméticas con almacenamiento y carga paralela.
     Almacenamiento condicional.
     Lenguaje de programación algebraico.
    Periféricos internos:
     Estados de espera programables por software.
     Generador de una malla de fase amarrada (PLL).
     Control externo de bus para des habilitación de buses externos.
     Bus de datos con características de retención (Holder)
     Temporizador programable.
     Tres puertos seriales, que dependiendo de la versión pueden ser tipo
    host, serial o puerto multiplexado por división de tiempo (TDM).
    Otras:
     Opera en modo de bajo consumo con instrucciones IDLE1, IDLE2 e
    IDLE3.
     Emula el estándar 1149.1 de IEEE.
     Velocidades: 25/20/12.5/10 ns en un ciclo de instrucción
    (40/50/66/80/100 MIPS).
     Maneja seis niveles de pipeline: prebúsqueda. búsqueda,
    decodificación, acceso. lectura y ejecución

    Bibliografía
    Escobar, L. (2005). Arquitectura de DPs, familias TMS320C54x y TMS320C54xx, y aplicaciones.
    México: Facultado de Ingeniería de la UNAM.

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