Práctica IV

Prácticá IV
IMPLEMENTACIÓN DE FUNCIONES
LOGICAS EN VHDL (SIMPLIFICACIÓN MEDIANTE EL
ÁLGEBRA DE BOOLE)
Integrántes:
• Flores Huerecá Hector Miguel
• Mejíá Alvárádo Jorge Eduárdo
• Páyán Quintero Gemá Denisse
• Rámírez Beltrán Emily Arleth
• Rojo Zunigá Jesus Eduárdo
06/09/2023 Hermosillo, Son.

. Introducción
Al iguál que en otrás áreás de lás mátemáticás, existen en el álgebrá de Boole uná serie
de reglás y leyes bien determinádás que tienen que seguirse párá áplicárlá
correctámente.
Reglás básicás del Algebrá de Boole.
EJEMPLO 4.8
Simplificar la siguiente expresión utilizando técnicas del álgebra de Boole:
AB + A(B + C) + B(B + C)
Solución El método que se sigue no es necesariamente el único método posible.
Paso 1. Aplicar la ley distributiva al segundo y tercer término del siguiente
modo:
AB + AB + AC + BB + BC
Paso 2. Aplicar la regla 7 (BB = B) al cuarto término.
AB + AB + AC + B + BC
Paso 3. Aplicar la regla 5 (AB + AB = AB) a los dos primeros términos.
AB + AC + B + BC
Paso 4. Aplicar la regla 10 (B + BC = B) a los dos últimos términos.

AB + AC + B
Paso 5. Aplicar la regla 10 (AB + B = B) al primero y tercer término.
B + AC
En este punto, la expresión ya no puede seguir simplificándose. Según vaya adquiriendo

experiencia en la aplicación del álgebra de Boole, podrá combinar muchos de los pasos
individuales.
La Figura muestra cómo el proceso de simplificación del Ejemplo 4.8 ha reducido

significativamente el número de puertas lógicas necesarias para implementar la expresión.
En la parte (a) se puede ver que son necesarias cinco puertas para implementar dicha
expresión en su forma original, mientras que sólo se requieren dos para hacerlo una vez
simplificada, como se muestra en la parte (b). Es importante resaltar que estos dos circuitos
de puertas son equivalentes, es decir, para cualquier combinación de valores en las entradas
A, B y C, obtenemos siempre la misma salida en ambos circuitos.
A continuación, se muestra dos ejemplos de código VHDL para los esquemáticos anteriores
sin simplificar y simplificado:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ejemplo4_8 is
Port (A, B, C:in std_logic;
X: out std_logic; -- salida de la expresión sin simplificar
Y: OUT std_logic); -- salida de la expresión simplificada
end ejemplo4_8;
-------------------------------------------------------------------------------
architecture expresiones_booleanas of ejemplo4_8 is
begin
X<= (A AND B) or (A AND (B OR C)) OR (B AND (B OR C));
Y<= B OR (A AND C);
end expresiones_booleanas;
Otra alternativa basada en el esquemático y sus conexiones es declarando señales:
architecture expresiones_booleanas of ejemplo4_8 is
signal x1: std_logic;
begin
x1<=B OR C;
x2<=A and B;
x3<=A and x1;
x3<=A and x1;
x4<=x1 and B;
X<=x2 or x3 or x4; -- salida de la expresión sin simplificar
x5<= A and c;
Y<= B or x5; -- salida de la expresión simplificada
end expresiones_booleanas;
EJEMPLO 4.9
Simplificar la siguiente expresión booleana: [𝑨𝑩̅(𝑪+𝑩𝑫)+𝑨̅𝑩̅]𝑪
Expresión booleana simplificada: 𝑩̅𝑪
EJEMPLO 4.10
Simplificar la siguiente expresión booleana: 𝑨̅𝑩𝑪+𝑨𝑩̅𝑪̅+𝑨̅𝑩̅𝑪̅+𝑨𝑩̅𝑪+𝑨𝑩𝑪
Expresión booleana simplificada: 𝑩𝑪+𝑨𝑩̅+𝑩̅𝑪̅
Objetivos
1.- Implementar la expresión booleana sin simplificar y simplificada en el FPGA BASYS 3

mediante la generación del código VHDL para cada ejemplo (4.8, 4.9 y 4.10).
2.- Dibuje el circuito esquemático para los ejemplos 4.9 y 4.10.
3.- Incluir el procedimiento de reducción por medio del algebra de Boole para cada
ejemplo.
Para el 4.8 declaramos las entradas a b y c y salidas para los simplificados y los no
simplificados.
La tabla de verdad es:

Para el ejercicio 4.9 declaramos 4 entradas: A, B, C, y D y las salidas x para la no
simplificada y “y” para la simplificada, siendo los switches de izquierda a derecha a, b, c, y
d respectivamente y el primer y segundo led son las salidas x y y.
La tabla de verdad es la siguiente:
Para el último ejercicio, el 4.10 solo declaramos las tres entradas y las dos salidas. Esta vez
de forma directa, el código fue muy parecido al ejercicio 4.8. Nunca supimos como generar
el esquemático de nuevo. la tabla de verdad es:
A continuación las imágenes:

0-0-0-0
1-1-1-1
0-1-0-1
1-0-1-0
1-1-1-0
0-0-0-1
0-0-1-0
0-0-1-1
0-1-1-0
0-1-1-1
1-0-0-0
1-0-0-1
1-0-1-1
1-1-0-0
1-1-0-1
1-1-1-0
Conclusión:
El propósito era implementar el algebra booleana con y sin simplificación en las tarjetas
con el lenguaje VHDL, logramos el objetivo de la práctica ya que todo salió bien.

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Prácticá IV

06/09/2023 Hermosillo, Son.

Reglás básicás del Algebrá de Boole.

Simplificar la siguiente expresión utilizando técnicas del álgebra de Boole:

Solución El método que se sigue no es necesariamente el único método posible.

Paso 1. Aplicar la ley distributiva al segundo y tercer término del siguiente

Paso 2. Aplicar la regla 7 (BB = B) al cuarto término.

Paso 3. Aplicar la regla 5 (AB + AB = AB) a los dos primeros términos.

Paso 4. Aplicar la regla 10 (B + BC = B) a los dos últimos términos.

Paso 5. Aplicar la regla 10 (AB + B = B) al primero y tercer término.

En este punto, la expresión ya no puede seguir simplificándose. Según vaya adquiriendo

La Figura muestra cómo el proceso de simplificación del Ejemplo 4.8 ha reducido

Port (A, B, C:in std_logic;

X: out std_logic; -- salida de la expresión sin simplificar

Y: OUT std_logic); -- salida de la expresión simplificada

X<= (A AND B) or (A AND (B OR C)) OR (B AND (B OR C));

Y<= B OR (A AND C);

Otra alternativa basada en el esquemático y sus conexiones es declarando señales:

architecture expresiones_booleanas of ejemplo4_8 is

signal x1: std_logic;

signal x2: std_logic;

signal x3: std_logic;

signal x4: std_logic;

signal x5: std_logic;

x3<=A and x1;

x3<=A and x1;

Y<= B or x5; -- salida de la expresión simplificada

Simplificar la siguiente expresión booleana: [𝑨𝑩̅(𝑪+𝑩𝑫)+𝑨̅𝑩̅]𝑪

Expresión booleana simplificada: 𝑩̅𝑪

Simplificar la siguiente expresión booleana: 𝑨̅𝑩𝑪+𝑨𝑩̅𝑪̅+𝑨̅𝑩̅𝑪̅+𝑨𝑩̅𝑪+𝑨𝑩𝑪

Expresión booleana simplificada: 𝑩𝑪+𝑨𝑩̅+𝑩̅𝑪̅

1.- Implementar la expresión booleana sin simplificar y simplificada en el FPGA BASYS 3

2.- Dibuje el circuito esquemático para los ejemplos 4.9 y 4.10.

La tabla de verdad es:

La tabla de verdad es la siguiente:

A continuación las imágenes:

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