Practica 3

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Prctica Prctica 3 Starter, Uso de la tarjeta Spartan 3E Starter, WHEN WHEN.ELSE WHIT.SELECT WHIT.

SELECT

Versin 1.0
Clave: 11680

Diseo Digital LABORATORIO


Profesor M.C. Diego Armando Trujillo Toledo
dtrujillotoledo@uabc.edu.mx

Objetivos: 1. Interpretar la solucin de un problema real como un circuito lgico combinacional, mediante la simplificacin de funciones lgicas por medio de mapas de Karnaugh. 2. Expresar una funcin lgica tabla de verdad a travs de la representacin por medio de suma de productos o productos de sumas, para determinar en forma alternativa el comportamiento de un circuito combinacional. 3. Aplicar las palabras reservadas WHEN...ELSE y WITH...SELECT del lenguaje VHDL en la descripcin de circuitos combinacionales, con apego a la sintaxis del lenguaje, para obtener una solucin alternativa al uso de las tcnicas de minimizacin / simplificacin.

Investigacin Previa: Debe incluir la bibliografa utilizada. Si no tiene bibliografa, sta no ser revisada y por consecuencia la prctica tampoco, incluye al menos 2 libros de nivel de ingeniera.

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Sintaxis de los siguientes elementos en VHDL para describir tablas de verdad o circuitos combinatorios. o WITH...SELECT para describir tablas de verdad o circuitos combinatorios. o WHEN...ELSE para describir tablas de verdad o circuitos combinatorios. o Uso de palabra reservada OTHERS en tablas de verdad o circuitos combinatorios.

Material y Equipo:
1 Computadora con ambiente de desarrollo Xilinx ISE 10.1. 1 Tarjeta de desarrollo para FPGA Spartan 3E Starter (almacn). Verifique que la tarjeta incluye el cable USB y el cable de alimentacin.

Desarrollo: Se desea disear una alarma contra robos para una caja fuerte. El circuito de disparo de la alarma posee cuatro seales de entrada. La seal A es un interruptor de control; la seal B es un sensor de presin que se localiza debajo de la caja fuerte (misa que se encuentra dentro de un gabinete cerrado); la seal C proviene de un reloj alimentado por bateras y la seal D se conecta a un interruptor en la puerta del gabinete cerrado que contiene la caja fuerte. Las siguientes condiciones producen un nivel lgico 1 en cada una de las entradas del circuito de disparo de la alarma: El interruptor de control se encuentra cerrado. La caja fuerte se encuentra en su posicin normal dentro del gabinete (sobre el sensor de presin). El reloj de bateras marca entre las 10:00 y las 18:00 horas (horario de oficina normal). La puerta del gabinete que contiene a la caja fuerte se encuentra cerrada.

La alarma contra robos se dispara (un nivel lgico 1 activa un timbre), cuando se presenta alguna de las siguientes condiciones: La caja fuerte se mueve de su posicin normal y el interruptor de control est cerrado. El gabinete se abre fuera del horario normal. El gabinete est abierto con el interruptor de control abierto.

1. Construir la tabla de verdad que represente al circuito de disparo de la alarma y expresarla en forma estndar SOP y POS. Dibujar un diagrama esquemtico; indicar cuntos circuitos integrados se requieren para implementar cada una de las funciones.

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2. Describir la tabla de verdad con las palabras reservadas WITH...SELECT. Escribir nicamente el cdigo VHDL en las hojas de prcticas, no lo implementes en Xilinx ISE. Incluye en la descripcin la entidad y arquitectura. Utiliza el tipo de dato STD_LOGIC_VECTOR para especificar las 4 entradas del circuito. 3. Simplificar la tabla de verdad por medio de mapas de Karnaugh. 4. Describir la expresin obtenida en el punto 3 con palabras reservadas de VHDL. Construye el cdigo en ISE WebPack y realiza la simulacin correspondiente de TODAS las combinaciones de entrada.. Al momento de comenzar a simular, hay que asegurarse de especificar tiempo suficiente para la simulacin. En la ventana Initial Timing and Clock Wizard Initialize Timing, en el campo Initial Length of Test Bench escribir 2000 ns (Figura 1).

Figura 1

Otra forma de cambiar la longitud de la simulacin es haciendo clic derecho en el rea donde se especifican los estmulos de entrada, y seleccionando Set End of Test Bench para introducir 2000 ns (Figura 2).

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Figura 2

5. Asignar los pines correspondientes a cada una de las entradas y salidas a travs de los interruptores tipo slide switch y los LEDs. Programar la tarjeta Spartan 3E y verificar el funcionamiento. 6. Describir la tabla de verdad obtenida en el punto 1 con las palabras reservadas WHEN...ELSE. Construye el cdigo en ISE WebPack y realiza la simulacin correspondiente. 7. Ahora se revisar la cantidad de recursos lgicos consumidos por esta descripcin dentro del FPGA. Dentro de la ventana Sources, en el campo Sources for elegir de nuevo Implementation. En la misma ventana seleccionar el archivo .VHD que contiene la descripcin y en la ventana Processes hacer doble clic en la pestaa Synthesize (Sintetizar) y despus doble clic en Implement Design (Implementar Diseo). 8. Una vez que el proceso de sntesis termine, en la misma ventana hacer doble clic en View Design Summary. Debe aparecer una ventana parecida a la de la figura 3. Dentro de la tabla, en la seccin Device Utilization Summary, ubica el rengln Number of 4 input LUTs y anota la cantidad utilizada. Ahora ubica el rengln Number of occupied Slices y antalo tambin. Repite el mismo proceso para el rengln Number of bonded IOBs, esto es, el nmero de pines utilizados del dispositivo.

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Figura 3.

9. Proceder a asignar los pines correspondientes a cada una de las entradas y salidas a travs de interruptores (slide switches) y los LEDs. Programa la tarjeta Spartan 3E y verifica el funcionamiento de la tabla de verdad.

Conclusiones.
Participar en el foro de discusin en la plataforma Blackboard. Su aportacin debe girar en torno a la siguiente informacin. 1. Por crees qu es importante tratar de simplificar expresiones booleanas antes de intentar conectarlas fsicamente? 2. Menciona cules ventajas y desventajas encuentras de utilizar los mtodos de simplificacin para representar un circuito digital y de utilizar las palabras reservadas WHEN...ELSE y / o WITH...SELECT.

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