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    MI41 TP1 Additionneur 4bits

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    SCHLERET Mikael GI 01 MARTIN Sophie GI 01

    UTBM 8 Octobre 2004

    MI41 TP additionneur 4 bits

    Objectif : se familiariser avec les outils de dveloppement pour circuit logique programmables.

    1. Demi-additionneur un bit
    1.1. Equations
    Equations logique de S et de Cout :

    La table de vrit de S et Cout : A B S

    C out
    0

    S = A B + AB S = A B Cout = AB

    0 0 0

    0 1 1

    1 0 1

    1 1 0

    Le logigramme de ce demi-additionneur :

    2. Additionneur 1 bit complet


    La table de vrit de S et C : Equations logique de S et de

    C out :

    A 0 0 0 0 1 1 1 1

    B 0 0 1 1 0 0 1 1

    C in
    0 1 0 1 0 1 0 1

    S 0 1 1 0 1 0 0 1

    C out
    0 0 0 1 0 1 1 1

    S = A B C in + A BC in + AB C in + ABC in
    Tableau de Karnaugh C/AB 0 00 0 01 1 11 0 10 1

    Lquation de S est simplifiable :

    S = C in ( A B ) + C in ( A B )

    C out = A BC in + AB C in + ABC in + ABC in


    Tableau de Karnaugh C/AB 0 00 0 01 0 11 1 10 0

    Lquation de

    C out est simplifiable :

    C out = BC + AB + AC
    Pour faire un demi-additionneur un bit partir dun additionneur un bit complet il suffit de mettre C in 0.

    Logigramme de cet additionneur :

    Rsultat de la simulation :

    Dans ce cas le retard entre une transmission en entre et la rponse en sortie et de 10ns. Ceci est d au retard des portes logiques.

    3. Additionneur 4 bits
    Logigramme :

    Rsultats :

    On observe ici un retard plus grand que sur le prcdent additionneur. Le retard est cette fois de 15ns, ce qui se justifie par le fait que lon additionne des circuits additionneurs 1 bits comptant dj un retard de 10ns.

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