Cours HC11

IUP TMM - L3 Micro-contrôleur 68HC11 UPS IUP TMM - L3 Architecture d’un micro-contrôleur
I-2 Unité centrale
Micro-contrôleur Motorola 68HC11 Une unité centrale est constituée:
– D’une unité arithmétique et logique (UAL).
Plan du cours: – De registres internes

– D’une unité de commande (décodage et contrôle de l’exécution)
➽ I-Introduction - Architecture d’un micro-contrôleur – De bus (adresses, données, commandes)
➽ II-Codage des informations bus de donnees
➽ III-Structure du 68HC11 Memoire

Reg d’Inst.
➽ IV-Jeu d’instructions UAL Programme
Unite de
➽ V-Entrées/Sorties bus de commande commande
Accu.
Donnees
➽ VI-Système de développement. Platine Controlboy Reg d’etat
PC
bus d’adresses
Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –1– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006
IUP TMM - L3 Architecture d’un micro-contrôleur UPS IUP TMM - L3 Architecture d’un micro-contrôleur
I-Introduction Unité Arithmétique et logique

Au coeur du processeur, l’UAL effectue le traitement des informations.
I-1 Architecture d’un micro-contrôleur E1 E2

n n
Un micro-contrôleur intègre sur un même circuit:
– Une unité centrale ou micro-processeur (CPU)

– De la mémoire (RAM, ROM, EPROM, EEPROM,...) f
– Des interfaces d’entrées/sorties m UAL p .......
indicateurs
Ports d’E/S
n
S
interfaces
CPU memoire
entrees/sorties
C’est un circuit combinatoire qui produit un résultat (S) sur n bits fonction des
données présentes sur ses entrées (E1 et E2) et de la fonction à réaliser (f) et met à
jour des indicateurs.

IUP TMM - L3 Architecture d’un micro-contrôleur UPS IUP TMM - L3 Codage des informations
I-3 Mémoire II-Codage des informations

Principe: organisée en octet. Chaque octet de la mémoire possède une adresse
codée sur m bits. II-1 Introduction
Espace adressable: Nombre d’adresses disponibles égal à 2 . m
Un ordinateur ne manipule que des informations binaires.

õ Mémoire vive: (Utilisée pour les données)
RAM, DRAM, SRAM,...: Utilisable en lecture et écriture. Volatile.
➯ Nécessité d’un codage des informations. Codage des nombres, codage des
caractères.
õ Mémoires mortes: (utilisée pour les programmes)
Unités utilisées dans un ordinateur: bit, octet (8 bits), multiples d’octets (16 bits, 32
ROM, PROM: mémoire programmée par le fabricant (ROM) où par l’utilisateur mais
bits, 64 bits, ...)
une seule fois (PROM). Non volatile. Accessible seulement en lecture.
Codage: convention qui permet de représenter une information sous forme d’une
EPROM: reprogrammable par exposition à des UV. Non-volatile. Accessible en
suite de 0 et de 1.
lecture seulement.
Notation hexadécimale: permet de représenter une valeur binaire de manière
EEPROM: effaçable électriquement. Non-volatile. Rapide en lecture mais lente en
compacte.
écriture.
IUP TMM - L3 Architecture d’un micro-contrôleur UPS IUP TMM - L3 Codage des informations
II-2 Numération positionnelle

I-4 Interfaces d’E/S intégrées
Principe: Une quantité est représenté par une suite de symboles. Le poids de
➯ interfaces parallèles pour la connection des E/S (signaux logiques).
chacun des symboles dépend de sa position dans la suite.
➯ interfaces série pour la communication.
➯ convertisseurs analogique/numérique pour le traitement de signaux ➵ base 10 (décimale) 10 Symboles: { 0, 1, 2, ... , 9}
analogiques. Poids: puissances de 10 en partant de 0, de la gauche vers la droite.
➯ timers pour générer ou mesurer des signaux périodiques (signaux Exemple: 127= 1 × 102 + 2 × 101 + 7 × 100
rectangulaires).
➵ base 2 (binaire) 2 symboles {0, 1}
Accessibles sur des broches du circuit (ports). Poids: puissances de 2 en partant de 0, de la gauche vers la droite.
Des registres spécialisés situés dans l’espace adressable (pas d’instructions Exemple: 1011b= 1 × 23 + 0 × 22 + 1 × 21 + 1 × 20 (soit 11 en décimal)
spéciales) permettent de lire où d’écrire des valeurs sur les ports et de programmer ➵ base 16 (hexadécimale) 16 symboles {0,...,9 , 1, A,..., F}
les interfaces (par exemple la cadence de transmission de la ligne s érie).
Poids: puissance de 16. Exemple: 3Ah= 3 × 161 + 10 × 160 (soit 58 en décimal)

IUP TMM - L3 Codage des informations UPS IUP TMM - L3 Codage des informations
II-4 Entiers naturels

II-3 Changement de base
Soit A=an−1 an−2 ...a2 a1 a0 un mot-code de n bits en binaire.
– conversion binaire ➟ hexadécimal:
Ce mot-code A représente l’entier naturel codé sur n bits:
on regroupe les bits par groupes de 4 et on cherche le symbole hexad écimal de
n−1
X
chaque groupe.
N (A) = ai 2i
Ex: 0010 1100b ➟ 2Ch i=0
– conversion hexadécimal ➟ binaire:
Dans un ordinateur n est un multiple de 8 bits.
il faut décomposer chaque symbole hexadécimal en groupe de 4 bits.
Ex: 2Ch ➟ 0010 1100b
n plage décimal hexadécimal
– conversion binaire ➟ décimal:
8 0 à 255 00h à FFh
chaque bit doit être multiplié par son poids (puissance de 2).
16 0 à 65535 0000h à FFFFh
Ex: 0010 1100b ➟ 25 + 23 + 22 =44d
24 0 à 16 777 215 000000 à FFFFFF
➽ Décodage d’un entier naturel: soit A le mot-code représentant l’entier N (A).

– conversion décimal ➟ binaire: La valeur décimale de N (A) est obtenue en appliquant la définition:
On effectue des divisions successives par 2 Exemple (codage sur 8 bits): A=0010 1011
Ex: 44/2=22, r=b0=0, 22/2=11, r=b1=0, 11/2=5, r=b2=1, 5/2=2, r=b3=1, 2/2=1, N (A) = 20 + 21 + 23 + 25 = 1 + 2 + 8 + 32 = 43
r=b4=0, 1/2=0, r=b5=1 donc 44d ➟ b5b4b3b2b1b0=101100b ➽ Codage: soit l’entier naturel N (A). Son code A est obtenu par des divisions
– conversion hexadécimal ➟ décimal: successives par 2:
chaque symbole doit être multiplié par son poids (puissance de 16). valeur quotient reste bit
43 21 1 b0
Ex: 2Ch ➟ 2 × 16 + 12 =44d
21 10 1 b1
– conversion décimal ➟ hexadécimal: Exemple: N (A) = 43 10 5 0 b2
5 2 1 b3
On effectue des divisions successives par 16.
2 1 0 b4
Ex: 44/16=2, r=12, 2/16=0, r=2 donc 44d ➟ 2Ch
1 0 1 b5
D’ou: A=0010 1011

Rêgles de codage des entiers relatifs:

II-5 Entiers relatifs
Soit Z un entier relatif à coder, soit A son code.
Principe: codage en complément à 2. Le bit le plus à gauche (bit le plus significatif) Si Z≥0, le code de Z est le même que celui de l’entier naturel N=Z.
a un poids négatif. Soit Z l’entier relatif codé par A:
Si Z<0, il faut chercher le complément à 2 du code de sa valeur absolue (codée
comme un entier naturel).
n−2
X
Z(A) = −a n−1 n−1
2 + ai 2i A N(A) e(A)
N Z(A) A N(A) e(A)
N Z(A)
0000 0 16 0 1000 8 8 -8
i=0
0001 1 15 1 1001 9 7 -7
Conséquence: si an−1 = 1, Z(A) est un nombre négatif quel que soient les 0010 2 14 2 1010 10 6 -6
valeurs des autres bits (a0 à an−2 ). Inversement, si an−1 = 0, Z(A) est positif. 0011 3 13 3 1011 11 5 -5
0100 4 12 4 1100 12 4 -4
➯ Le signe d’un entier relatif est donné par la valeur du bit le plus significatif de son 0101 5 11 5 1101 13 3 -3
code (0: positif, 1: négatif) 0110 6 10 6 1110 14 2 -2

0111 7 9 7 1111 15 1 -1
Exemple: 1001 1111b représente un entier négatif.
le complément à 2 d’un nombre est obtenu en rajoutant 1 à son complément vrai.
Complément à 2 II-6 Addition et débordement
Les valeurs représentables dépendent du nombre de bits choisi pour le codage. Le

soit X
e le complément à 2 de X , par définition, X
e est tel que X
e + X = 2n .
processeur doit détecter si une le résultat d’une opération est représentable ou pas.
On peut encore écrire Z(A) sous la forme:
Soit S= sn−1 ...s0 le code du résultat de l’addition sur n bits de A= an−1 ...a0
n−1
X avec B= bn−1 ...b0 . L’exactitude du résultat dépend du contexte:
Z(A) = −an−1 2n + ai 2i = −an−1 2n + N (A)
non signé→indicateur C, ou signé →indicateur V.
i=0
an−1 bn−1 sn−1 C V
D’ou, si an−1 = 0, Z(A) = N (A). 0 0 0 0 0
0 0 1 0 1
➯ Le code d’un entier positif Z(A) est le même que celui de l’entier naturel N (A)
0 1 0 1 0
0 1 1 0 0
Si, par contre, an−1 = 1, Z(A) < 0 et |Z(A)| = 2n − N (A) = N
e (A). 1 0 0 1 0
1 0 1 0 0
➯ Le code d’un entier négatif Z(A) est le même que celui du complément à 2 de
1 1 0 1 1
l’entier naturel égal à sa valeur absolue. 1 1 1 1 0

II-9 Codage des caractères

II-7 Codage des réels en virgule fixe
code 0 1 2 3 4 5 6 7 8 9 A B C D E
Le principe consiste à fixer la position de la virgule et à donner aux bits à droite de
0x00 NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT NP CR SO
cette position un poids en puissance de 2 négative: 2−1 , 2−2 , ...
0x10 DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS
Soit A le mot code représentant le réel X(A) sur n bits dont m après la virgule: 0x20 SP ! ” # $ % & ’ ( ) * + , - .
0x30 0 1 2 3 4 5 6 7 8 9 : ; < = >

0x40 @ A B C D E F G H I J K L M N
n−2
X
n−1 n−1−m i−m 0x50 P Q R S T U V W X Y Z [ \ ] ˆ
X(A) = −a 2 + ai 2
0x60 ‘ a b c d e f g h i j k l m n
i=0
0x70 p q r s t u v w x y z { — } ˜
Exemple avec n=8 et m=3: le code 00101 100b représente le réel:
Les caractères 0 a 31 et 127 sont des caractères de contrôle.
22 + 20 + 2−1 = 4 + 1 + 0.5 = 5.5
Le 8ème bit peut avoir divers usages:
On peut aussi écrire:
X(A) = 2−m Z(A) – contrôle de parité
– définition de caractères étendus (accentués par exemple).
Caractères de contrôle et propriétés du code ascii

II-8 Opérations logiques et masques
➯ Les lettres de l’alphabet sont dans l’ordre croissant et se suivent: Un tri
➽ opérateur OU alphabétique se ramène à un tri numérique.
Permet de mettre à 1 un bit ou un groupe de bits sans modifier les autres. ➯ Le passage de minuscule en majuscule et vice-versa se fait simplement en
Ex: xxxx xxxx + 0000 1000 = xxxx 1xxx. Met à 1 le bit b3. inversant le bit 5 du code (soit + ou - $20)
➽ opérateur ET ➯ Le passage d’un chiffre à son code ASCII consiste à rajouter $30 à ce chiffre.
Permet d’isoler un bit ou un groupe de bits.
Quelques caractères de contrôles:
Ex: xxxx xxxx & 0000 1000 = 0000 x000. Isole le bit b3.
NUL absence de caractère SOH début d’entète STX début de texte
Permet aussi de mettre à 0 un bit ou un groupe de bits.
ETX fin de texte EOT fin de transmission ENQ interrogation
Ex: xxxx xxxx & 1111 0111 = xxxx 0xxx. Met à zéro le bit b3. ACQ accusé réception BEL sonnette BS retour arrière
HT tabulation horizontale LF ligne suivante VT tabulation verticale
➽ opérateur OU EXCLUSIF
FF page suivante CR retour chariot NAK reçu avec erreur
Permet d’inverser la valeur d’un bit ou d’un groupe de bits. SYN synchronisation CAN annulation SUB substitution
Ex: xxxx xxxx ⊕ 0000 1000 = xxxx x̄xxx ESC échappement FS séparateur de fichier GS séparateur de groupe
RS séparateur d’article US séparateur d’unité DEL effaçer

IUP TMM - L3 Structure du 68HC11 UPS IUP TMM - L3 Structure du 68HC11
III-Structure du 68HC11 III-3 Brochage du 68HC11E2
Le 68HC11E2 est inclus dans un boitier à 52 broches. En plus des 38 E/S des
III-1 Présentation
ports, il possède 14 broches:
Le 68HC11 série E est un micro-contrôleur développé par Motorola (devenu ➯ VSS et VDD: alimentation VDD=5V, VSS=0.
freescale) construit autour d’une unité centrale 8 bits. Il possède: ➯ XTAL et EXTAL: connection d’un quartz ou d’une horloge externe.
– un espace adressable de 64 Ko (bus d’adresses de 16 bits). ➯ E et 4XOUT: sorties d’horloge.
– Un convertisseur analogique/numérique 8 bits multiplexé sur 8 canaux. ➯ IRQ et XIRQ: entrées d’interruptions externes.
– Une interface de communication série asynchrone (RS232) ➯ VRH et VRL: tension de référence pour la conversion A/N. VRH<VDD.
– Une interface de communication série synchrone ➯ MODA et MODB: mode de fonctionnement.
– Un timer 16 bits avec 3 entrées de capture et 4 sorties de comparaison plus 1
➯ RESET signal d’initialisation.
E/S programmable
➯ STRA et STRB: en mode normal (monopuce), signaux de communication avec
– 22 sources d’interruptions (internes et externes)
une interface parallèle.
– 38 broches d’E/S polyvalentes réparties sur 5 ports.
III-2 Ports du 68HC811E2

III-4 Registres internes
0 0
3 entrees 1 1 7 A 0 7 B 0
2 2
1 E/S 3 3 8 entrees 15 D 0
4 Port A Port E 4 ou C A/N
3 sorties 5 5
6 6 15 IX 0
1 E/S 7 7
0 0 15 IY 0
1 1
2 2 6 E/S
8 sorties 3 3 15 SP 0
4 Port B Port D 4
5 5
6 Port C 6
7 7 15 PC 0
0 1 2 3 4 5 6 7
7 CCR 0
8 E/S

III-7 Jeu d’instructions

III-5 Plan mémoire
Classement en 5 grandes familles:
$0000 $0000 RAM
256 Octets ➵ Instructions de traitement: regroupent les opérations arithmétiques et
$00FF logiques sur les données. exécutées entre registres où entre registre et
$1000 $1000 mémoire, le résultat étant stocké dans un registre.

Registres
64 Octets ➵ Instructions de chargement/rangement Pour être traitées, les données
$103F doivent être chargées dans les registres et les résultats stockés en mémoire.
$F800 $FFC0 chargement (load): registre ← mémoire.

Vecteurs
$F800
d’IT rangement (store): mémoire ← registre.
64 Octets
➵ Instructions de branchement Par défaut les instructions s’exécutent
$FFFF $FFFF

$FFFF séquentiellement dans l’ordre de rangement en mémoire.

EEPROM
2048 Octets Les branchements permettent de dérouter un programme de manière
conditionnelle.
III-6 Registre d’état (CCR)
S X H I N Z V C ➵ Sous-programmes, pile et interruptions Les instructions de cette catégorie

– C: Carry: Mis à 1 en cas de retenue lors d’une opération arithmétique. Indique permettent
un débordement en contexte non-signé. – de gérer des sous-programmes (instructions d’appel et de retour)

– V: Overflow: Débordement en contexe signé. – de gérer des interruptions (sous-programmes particuliers).
– Z: Zero: Mis à 1 si le résultat d’une opération vaut zéro. – de gérer explicitement une structure de données de type pile (utilisée de
– N: Negative: Mis à 1 pour un résultat négatif (contexte signé) soit bit b7=1. manière implicite par les sous-programmes).
– I: Interrupt mask: Mis à 1 pour interdire les interruptions masquables. ➵ Instructions diverses On range dans cette catégorie les instructions systèmes
– H: Half-Carry: Demi-retenue. Utilisée pour les opérations en DCB. où des instructions inclassables par ailleurs (Exemple: l’instruction nop qui ne
– X: X interrupt mask: Interruption non-masquable (entrée XIRQ). Une fois mis à fait rien!)
0, ne peut plus être mis à 1.
– S: Stop disable: mis à 1 pour inactiver l’instruction stop (valeur par défaut au
reset).

IUP TMM - L3 Instructions de chargement/rangement UPS IUP TMM - L3 Instructions de chargement/rangement
IV-Jeu d’instructions
Adressage immédiat
IV-1 Instructions de chargement/rangement ➵ la valeur est codée à la suite de l’instruction dans le programme.
Les opérations sur les données réalisées par l’UAL du 68HC11 nécessitent en
général 2 opérandes dont 1 au moins doit être contenu dans un registre interne du ldaa PC
A valeur
micro-contrôleur.
Les instructions de chargement permettent de transférer des données en mémoire

vers un registre.
Inversement, les instructions de rangement permettent d’effectuer le transfert

Notation: ldaa #valeur
inverse (copie en mémoire du contenu d’un registre).
Instructions de chargement Adressage direct et étendu
Objectif: charger un registre avec une valeur. ➵ Adressage direct: l’octet suivant l’instruction représente l’adresse mémoire ou est
stockée la valeur. L’accès est limitée aux adresses $0000 à $00FF.
Registres concernés:
➵ Adressage étendu: comme l’adressage direct mais l’adresse est codée sur les
A, B (8 bits) D, IX, IY, SP (16 bits) deux octets suivant l’instruction (poids fort d’abord).
Instructions: ldaa, ldab, ldd, ldx, ldy, lds
valeur
Pour un regitre 8 bits la valeur est codée sur un octet, pour un registe 16 bits, elle
est codée sur deux octets en commençant par les poids forts.
Différentes manières d’accéder à une valeur (modes d’adressage):

ldaa PC
– immédiat, A adresseH
adresseL
}
– direct,
– étendu,
– indexé. Notation: ldaa $adresse

Adressage indirect ou indexé

➵ l’adresse est obtenue en additionnant la valeur contenue dans un regitre d’index
(IX ou IY) avec un offset codé dans le programme sous forme d’un entier
➵ tsy Transfère le contenu du pointeur de pile SP incrémenté de 1 dans le
non-signé sur 8 bits.
registre d’index IY. IY←SP+1.
➵ txs Transfère le contenu du registre d’index IX décrémenté de 1 dans le
IX pointeur de pile SP. SP←IX-1.
valeur IX+offset ➵ tys Transfère le contenu du registre d’index IY décrémenté de 1 dans le
pointeur de pile SP. SP←IY-1.
➵ xgdx Echange le contenu de D avec IX. D⇔IX.
ldaa PC
A offset
➵ xgdy Echange le contenu de D avec IY. D⇔IY
Notation: ldaa offset,X
Transferts entre registres Instructions de rangement
Le 68HC11 possède des instructions de transferts entre registres que l’on peut Objectif: ranger le contenu d’un registre en mémoire.
classer dans les instructions de chargement/rangement. Registres concernés:
Ce sont des instructions sans arguments (codées sur 1 octet). On parle A, B (8 bits)
d’adressage implicite. D, IX, IY, SP (16 bits)
Instructions: staa, stab, std, stx, sty, sts
➵ tab Transfère le contenu de l’accumulateur A dans l’accumulateur B. B←A.
➵ tba Transfère le contenu de l’accumulateur B dans l’accumulateur A. A←B. Modes d’adressage:
➵ tap Transfère le contenu de l’accumulateur A dans le registre de condition – direct,

CCR. CCR←A. – étendu,
➵ tpa Transfère le contenu du registre de condition CCR dans l’accumulateur A. – indexé.
A←CCR. Exemple: std $10: copie la valeur contenue dans D a l’adresse $0010 pour les
➵ tsx Transfère le contenu du pointeur de pile SP incrémenté de 1 dans le poids forts et $0011 pour les poids faibles. Equivalent aux deux instructions
registre d’index IX. IX←SP+1. exécutées en séquence: staa $10, stab $11.

IUP TMM - L3 Instructions de traitement UPS IUP TMM - L3 Instructions de traitement
On note R un registre et M une valeur stockée en mémoire.
IV-2 Instructions de traitement

Fonction Effet Instructions
Le traitement des informations est effectué par l’Unité Arithmétique et Logique. Il
Addition sans retenue R ← R+M adda, addb, addd
s’agit d’opérations arithmétiques et logiques.
Addition avec retenue R ← R+M+C adca, adcb
Les instructions de traitement peuvent être classées de différentes manières. La
Soustraction R←R−M suba, subb, subd
classification qui a été choisie pour ce cours est la suivante:
Soustraction avec retenue R←R−M−C sbca, sbcb
➵ Opérations sur deux opérandes dont un en mémoire. Comparaison R−M cmpa, cmpb, cpd, cpx,
➵ Opérations sur deux opérandes entre registres. ET bit à bit R ← R· M anda, andb
➵ Opérations sur un seul opérande. OU bit à bit R ← R+ M oraa, orab
➵ Opérations diverses. OU exclusif bit à bit R ← R⊕ M eora, eorb
test bits R·M bita, bitb
Exemples:
Opérations sur 2 opérandes dont 1 en mémoire
– adda #10
Additionne le contenu de A avec la valeur décimale 10. Le résultat est stocké
Opérations de la forme: registre ← f(registre,mémoire)
dans A.
Modes d’adressage possibles (pour l’opérande en mémoire):
– subb $F0
Soustrait au contenu de B la valeur stockée à l’adresse $00F0. Le résultat est
– immédiat,
stocké dans B.
– direct,
– cpx #$1000
– étendu,
Compare la valeur contenue dans IX avec la valeur $1000. Seul les indicateurs
– indexé.
sont mis à jour (N, Z, V et C). Le résultat n’est pas stocké.
– anda 0,X
Registres: accumulateurs A,B et D et registres IX et IY pour l’instruction de
comparaison. Effectue un ET bit à bit entre le contenu de A et celui de l’adresse mémoire
donnée par X. Le résultat est stocké dans A.

Opérations à 2 opérandes entre registres:

Instructions à un seul opérande
Instruction Effet fonction
Opérations de la forme: registre ← f(registre) où mémoire←f( mémoire)
aba A ← A+B additionne A et B
Modes d’adressage possibles (pour l’opérande en mémoire):
sba A ← A−B soustrait B de A
cba A−B compare A à B – étendu,

mul D← A×B multiplie A par B – indexé.
abx IX ← IX + 0:B additionne les poids faibles
Registres: accumulateurs A,B et D et pour certaines instructions registres IX, IY et
de IX avec le contenu de B
SP.
aby IY ← IY + 0:B additionne les poids faibles
Dans le tableau suivant, on note M le contenu d’un registre où d’un emplacement
de IY avec le contenu de B
mémoire.
Remarque: Ces instructions utilisent un adressage implicite.
Fonction Effet Instructions

Exemples: Déc. vers la gauche C b7 − − − − − − b0 0 asla, aslb, asl, asld
lsla, lslb, lsl, lsld
– aba
Déc. arith. vers la droite b7 − − − − − − b0 C asra, asrb, asr
Additionne A et B. Le résultat est stocké dans A.
Déc. log. vers la droite 0 b7 − − − − − − b0 C lsra, lsrb, lsr, lsrd
– mul
Rotation vers la gauche C b7 − − − − − − b0 rola, rolb, rol
Multiplie A par B. Le résultat sur 16 bits est stocké dans D. Soit les poids forts
Rotation vers la droite b7 − − − − − − b0 C rora, rorb, ror
dans A et les poids faibles dans B.
Mise à zéro M←0 clra, clrb, clr
Exemple: si A contient $14 et B $03, après l’instruction mul D contiendra
$003C soit $00 dans A et $3C dans B. Décrémentation M←M−1 deca, decb, dec, des, dex,
– abx Incrémentation M←M+1 inca, incb, inc, ins, inx,

Additionne à IX (registre 16 bits) le contenu de B (registre 8 bits). Le résultat est Négation M←0−M nega, negb, neg
stocké dans IX. Complément à 1 M←$FF−M coma, comb, com
Comparaison à 0 M −0 tsta, tstb, tst

Exemples:
– clra
Exemples:
Met 0 dans le registre A.
– bset $FD %00001000
– inx
Met à 1 le bit 3 de l’adresse mémoire $00FD.
Ajoute 1 au contenu de IX.
– bclr 0.X %00001000
– nega
Met à 0 le bit 3 de l’adresse mémoire contenue dans le registre IX.
Remplace A par son complément à 2.
– tst $1000 Remarque: la notation %xxxxxxxx permet de représenter un nombre sous forme
Compare le contenu de l’adresse $1000 avec 0. Seuls les indicateurs Z et N binaire.
sont affectés.
Manipulations de bits
Division
Deux instructions du 68HC11 permettent de modifier la valeur d’un ou plusieurs bits
d’une donnée (en plus des fonctions logiques). ➯ L’instruction idiv réalise la division entière (non-signé) sur 16 bits du contenu
de D (numérateur) par le contenu de IX (dénominateur).
➯ bset Cette instruction permet de mettre à 1 les bits d’une donnée d
correspondants aux bits à 1 d’un masque m. Elle supporte l’adressage direct (limité Rappel: la division entière de n par d produit un quotient q et un reste r tels que:
aux adresse $00 à $FF) et indexé. Elle réalise la fonction d + m. Elle nécessite n/d = q × d + r.
deux opérandes: l’adresse de la donnée et le masque (sur 8 bits). Le résultat de la division (quotient q ) est mis dans IX et le reste r dans D.
Syntaxe: bset adresse masque ou bset offset,X masque

➯ L’instruction fdiv permet de déterminer la valeur fractionnaire de D/IX.
➯ bclr Cette instruction permet de mettre à 0 les bits d’une donnée d
D doit être inférieur à IX. Après l’opération, le résultat dans IX est interprétable
correspondants aux bits à 1 d’un masque m. Comme l’instruction précédente, elle
comme un réel inférieur à 1 codé avec 16 bits après la virgule
supporte l’adressage direct et indexé et nécessite deux opérandes. Elle réalise la
fonction d.m.
Ces deux instructions utilisent un adressage implicite.
Syntaxe: bclr adresse masque ou bclr offset,X masque

IUP TMM - L3 Instructions de traitement UPS IUP TMM - L3 Instructions de branchement
Branchement conditionnel
Exemples:
– idiv Instr. prec. Mise a jour indicateurs

Z, N, C, V
Soit 430 le contenu de D (soit $01AE) et soit 40 le contenu de IX (soit $0028). PC branch?
saut Non
Après idiv, IX contiendra 10 (soit $000A) qui est le quotient de 430/40 et D PC+2 Instr. suiv.
Oui
contiendra la valeur 30 ($1E) reste de la division entière (430=10x40+30)
– fdiv
Avec D=30 (reste de la division précédente) et IX=40 après l’instruction fdiv,
D contiendra la valeur 0 et IX la valeur $C000 soit en binaire %1100 0000 0000
0000 qu’il faut interpréter comme un nombre en virgule fixe égal à
2−1 + 2−2 = 0.5 + 0.25 = 0.75. Celà correspond à la partie fractionnaire PC+2+saut Instr. de saut
de la division de 30 par 40 (30/40=0.75).
IUP TMM - L3 Instructions de branchement UPS IUP TMM - L3 Instructions de branchement
Calcul du saut
IV-3 Instructions de branchement
➠ Le saut représente le nombre, codé en complément à 2, à rajouter au pointeur
de programme PC pour que celui-ci contienne l’adresse de la prochaine
Les instructions de branchement permettent de réaliser des traitements
instruction à exécuter.
conditionnels (du type “si condition alors faire”) et d’implémenter des structures de
➠ L’instruction de branchement est codée sur 2 octets et au moment de son
boucles (“faire tant que...”).
exécution PC contient l’adresse de l’instruction suivante en mémoire. Un saut
Elles sont codées sur deux octets et utilisent un mode d’adressage dit relatif. Le de 0 revient donc à exécuter l’instruction suivante (donc à ne pas faire de saut!)
deuxième octet de l’instruction représente un déplacement (saut) sous forme d’un ➠ En pratique le langage d’assemblage permet d’éviter tout calcul, gràce à
entier signé sur 8 bits (-128 à +127). l’utilisation d’étiquettes. Il suufit de mettre une étiquette devant l’instruction ou
Principe: une condition, fonction de l’instruction de branchement, est calcul ée à l’on souhaite se brancher et d’indiquer cette étiquette dans l’instruction de
partir des indicateurs du CCR: N, V, C et Z. Il s’agit d’une expression bool éenne. Si branchement. Exemple:
celle-ci est vrai alors le branchement a lieu et le programme continue à une adresse bra suite
calculée à partir de l’octet qui suit le code de l’instruction de branchement. Si le ...
résulat est faux, alors le programmme continue en séquence à l’instruction suivante. suite ...
...

Autres instructions de branchement

Instruction fonction de la condition de branchement
Deux autres instructions de branchement conditionnel existent. Elles utilisent les
condition instruction condition instruction
modes d’adressage direct et indexé.
C=1 bcs, blo C=0 bcc, bhs Elles sont codées sur 4 octets: code opératoire, adresse ($adresse en adressage
V=1 bvs V=0 bvc direct et offset,X en adressage indexé), masque, saut (adressage relatif).
N=1 bmi N=0 bpl ➵brset Effectue l’opération M·masque et le saut si le résultat est différent de 0.
Z=1 beq Z=0 bne
➵brclr Effectue l’opération M·masque et le saut si le résultat vaut 0.
C+Z=1 bls C+Z=0 bhi
Ces deux insructions permettent de tester un bit et d’effectuer un branchement si
N⊕V=1 blt N⊕V=0 bge celui-ci vaut 1 (brset) où 0 (brclr).
Z+(N⊕V) =1 ble Z+(N⊕V) =0 bgt
Exemple: brset $10 %00001000 saut Effectue le branchement si le bit 3
1 bra 0 bnr de la valeur contenue à l’adresse $0010 vaut 1.
➵jmp Saut inconditionnel en adressage étendu ou indexé.
Comparaisons et branchements
Implémentation de l’alternative simple
Si l’instruction qui précède l’instruction de branchement est une comparaison
(cmpa,cmpb, cpd, cpx, cpy) ou une soustraction (suba, subb, "faire si A=10"
subd, sba) de type R−M, on peut utiliser les instructions suivantes en fonction Organigramme Traduction
du contexte, signé ou non-signé:
cmpa
Non Oui
instruction instruction A=10? #10
bne
test nombre signés nombres non-signés
suite
traitement
R=M beq beq
R6=M bne bne traitement
R>M bgt bhi suite
R≥M bge bhs

Remarque: Il est préférable d’inverser la condition, celà évite un branchement
R<M blt blo
supplémentaire.
R≤M ble bls

Double alternative
"si A=10, faire, sinon faire"
Organigramme Traduction
cmpa
Non Oui
A=10? #10
beq
trait1
trait. 2 trait. 1 -
trait. 2
bra
suite
trait1
trait. 1
suite
Remarque: Dans ce cas, on peut conserver la condition originale.
Structure de boucle
"faire tant que A=10"
Organigramme Traduction
cmpa encore
Non Oui
A=10? #10
bne
traitement suite -
traitement
bra
encore
suite
Remarque: comme pour l’alternative simple, il est mieux d’inverser la condition.

IUP TMM - L3 Sous-programmes, pile, IT et autres UPS IUP TMM - L3 Sous-programmes, pile, IT et autres
Pile
Pour qu’un sous-programme revienne, quand il se termine, à l’instruction suivant
son appel il faut conserver l’adresse de retour. ➱ C’est le rôle de la pile.
IV-4 Sous-programmes, Pile, IT, ...
La pile est gérée par le registre SP. Elle est stockée n’importe ou en mémoire et SP
contient l’adresse de son sommet. Elle croit vers les adresses basses.
Les autres instructions du micro-contrôleur intégrent les instructions permettant la
programmation modulaire: Exemple pour un sous-programme (instruction jsr)
$FFFF
– sous-programmes
– pile SP (PC+3)l SP
(PC+3)h
– interruptions SP
ainsi que diverses instructions.

$0000
pile avant jsr pile apres jsr pile apres rts
Rem: l’adresse de la pile doit être fixée au début du programme (instruction lds).
Sous-programmes Manipulation explicite de la pile

Deux instructions pour exécuter un sous-programme: Deux instructions permettent de mettre des données dans la pile (empiler) où d’en
➵ bsr (adressage relatif) récupérer (dépiler).
➵ jsr (adressage direct, étendu ou indexé)

➯ empilage:
Et une instruction pour le terminer:
Registres concernés: A, B, IX, IY
➵ rts (adressage implicite)
Adressage implicite (codage sur 1 octet de l’instruction)
Exemple: jsr $adresse
Instructions: psha, pshb, pshx, pshy
PC jsr
addresseH
addresseL }
PC+3 Instr. suiv. ➯ dépilage:
Registres concernés: A, B, IX, IY
Debut SP
Adressage implicite (codage sur 1 octet de l’instruction)
Fin SP rts
Instructions: pula, pulb, pulx, puly

Interruptions, principe Sources d’interruptions

➯ externes: entrées IRQ, XIRQ et RESET (non masquables sauf IRQ).
Une interruption consiste à interrompre un programme en cours d’exécution pour
➯ logicielles: instruction swi et “code opération illégal” (non masquables)
exécuter un sous-programme traitant l’interruption puis à reprendre l’exécution du
➯ internes (unités périphériques intégrées): interruption temps réel, débordement
programme là ou elle avait été interrompue.
timer, entrées capture, sorties comparaison, accumulateur d’impulsions, lignes
Une interruption est provoquée par un événement interne ou externe. séries (SCI et SPI). Toutes ces IT sont masquables.
Elle possède deux différences avec un sous-programme: Chaque source d’interruption possède une entrée spécifique dans le vecteur
– elle n’est pas appelée de manière explicite d’interruptions.
– elle peut interrompre le programme n’importe ou et doit donc provoquer la adresse source adresse source adresse source
$FFD6-D7 sci $FFD8-D9 spi $FFDA-DB accu. entrée

sauvegarde des registres dans la pile et leur restauration au retour de
$FFDC-DE accu. deb. $FFDE-DF deb. timer $FFE0-E1 IC4/TOC5
l’interruption.
$FFE2-E3 TOC4 $FFE4-E5 TOC3 $FFE6-E7 TOC2
– son adresse est stockée dans un vecteur d’interruption (tableau à un $FFE8-E9 TOC1 $FFEA-EB TIC3 $FFEB-EC TIC2
emplacement prédéfini de la mémoire). $FFEE-EF TIC1 $FFF0-F1 Int. T.R. $FFF2-F3 IRQ
$FFF4-F5 XIRQ $FFF6-F7 swi $FFF8-F9 code op. ill.
Instructions de gestion des IT Autorisation générale des IT

➯ Un sous-programme d’interruption doit se terminer par une instruction Le bit I du CCR permet de gérer les interruptions masquables.
spécifique: rti qui permet de restaurer les registres du programme interrompu. Deux instructions permettent de manipuler ce bit:
➯ L’instruction swi permet de provoquer une interruption dite logicielle. Elle instruction effet description
sauvegarde les registres du 68HC11 puis exécute le code à partir de l’adresse
cli I←0 mise à zéro de I, autorise les IT masquables
contenue dans l’entrée correspondant du vecteur d’IT ($FFF6-$FFF7).
sei I←1 mise à un de I, interdit les IT masquables
➯ Il existe aussi une instruction d’attente d’une interruption: wai qui sauve les
registres dans la pile puis attend qu’un interruption arrive. Mise en place d’une IT
RTNl Sauvegarde des registres
RTNh dans la pile au moment – autoriser les interruptions de manière générale (cli)
IYl d’un depart en IT
IYh – autoriser l’interruption souhaitée (bit xxxI d’un registre particulier à mettre à 1)
IXl
IXh
– mettre l’adresse du SP d’IT dans l’entrée correspondante du vecteur d’IT.
A
B
– dans le SP d’IT, forcer à 1 le drapeau de l’IT pour le réinitialiser.
RTN: adresse de retour
CCR
– terminer le S.P. d’IT par l’instruction rti.
SP

IUP TMM - L3 Sous-programmes, pile, IT et autres UPS IUP TMM - L3 Entrées/sorties logiques
Instructions diverses
Manipulation directe des indicateurs C et V (adressage implicite):
instruction effet description
clc C←0 mise à zéro de C
clv V←0 mise à zéro de V Broches programmables:

sec C←1 mise à un de C
– Pour programmer une broche en sortie, il faut mettre à 1 le bit correspondant du
sev V←1 mise à un de V
registre de contrôle. S’il est à 0,la broche est en entrée.
Autres instructions:
➵stop Permet d’arréter l’horloge du micro-contrôleur si le bit S du CCR est à 0

➵test Utilisée uniquement en mode test.
➵nop Instruction sans action.
➵daa Ajustement en décimal codé binaire.
IUP TMM - L3 Entrées/sorties logiques UPS IUP TMM - L3 Entrées/sorties logiques
V-Entrées/Sorties Port A
Le port A posséde 3 entrées (PA0 à PA2), 3 sorties (PA4 à PA6) et deux broches
V-1 Entrées/Sorties logiques
d’E/S programmables en entrée ou en sortie (PA3 et PA7).
Les entrées/sorties logiques sont aussi appelées E/S parallèles, digitales où Registre de données:
numériques. Elles correspondent aux ports A à E du 68HC11E2 qui en posséde 38. PORTA: PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0 $1000
Chaque broche est indépendante.
Broche en entrée: Registre de contrôle:

– 5V sur une broche: bit correspondant du registre de données vaut 1. PACTL: DDRA7 DDRA3 $1026
– 0V sur une broche: bit correspondant du registre de données vaut 0.
Broche en sortie: Programmation en entrée: DDRx=0, en sortie: DDRx=1
– bit du registre de données=0 → 0V sur la broche correspondante

Les broches du port A sont partagées avec les fonctions du timer.
– bit du registre de données=1 → 5V sur la broche correspondante

IUP TMM - L3 Entrées/sorties logiques UPS IUP TMM - L3 Unités périphériques
Port B V-2 Gestion des unités périphériques

Le port B est utilisable uniquement en sortie. Registre de données:
Les unités périphériques (timer, convertisseur, liaisons séries, ...) fonctionnent de
PORTB: PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 $1004
manière autonome vis à vis de l’unité centrale. La communication avec l’unité
centrale (i.e. le programme) s’effectue par l’intermédiaire de registres situés dans
l’espace adressable ($1000 à $103F).
Port C
Ces registres permettent de programmer ces unités, de lire ou d’écrire des données
Le port C est un port d’usage général. Chaque broche peut être programmée en et de tester des drapeaux.
entrée ou en sortie.
Un drapeau est un bit qui passe à 1 si un événement survient.
Registre de données:
Il existe deux manières de gérer un événement:
PORTC: PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 $1003
– par scrutation: on attend le passage à 1 du drapeau correspondant à
l’événement attendu. C’est un fonctionnement bloquant.
Registre de contrôle:
– par interruption: l’événement provoque une interruption du programme et
DDRC: DDRC7 DDRC6 DDRC5 DDRC4 DDRC3 DDRC2 DDRC1 DDRC0 $1007
l’exécution d’un sous-programme de traitement de l’interruption.
IUP TMM - L3 Entrées/sorties logiques UPS IUP TMM - L3 Unités périphériques
Port D Interruption v.s. scrutation

Le port D possède 6 broches programmables en entrée ou en sortie. Ces broches Les unités périphériques sont capables d’effectuer des tàches simples
peuvent être utilisées par les unités de communication série. indépendamment de l’unité centrale, par exemple:
Registre de données:
– fonction timer: attendre un certain temps (durée variable, quelques ms)
PORTD: PD5 PD4 PD3 PD2 PD1 PD0 $1008
– fonction convertisseur: convertir une tension analogique (dur ée quelques µs)
Registre de contrôle:
– fonction capture: attendre le front d’un signal (durée imprévisible)
DDRD: DDRD5 DDRD4 DDRD3 DDRD2 DDRD1 DDRD0 $1009
Une fois leur tàche effectuée, ces unités périphériques mettent à 1 un indicateur
(lèvent un drapeau) et peuvent interrompre le programme en cours si on les y
Port E autorise.
La scrutation (attente du passage à 1 d’un drapeau) oblige à attendre qu’un tàche

Le port E est utilisable uniquement en entrée. Il partage ses broches avec le
soit terminée pour en exécuter une autre.
convertisseur A/N. Registre de données:
PORTE: PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0 $100A Le fonctionnement par interruption permet lui un pseudo-parallélisme, une tàche
n’utilisant les ressources de l’unité centrale que quand elle se termine.

IUP TMM - L3 Timer UPS IUP TMM - L3 Timer
V-3 Timer
Présentation générale Le compteur/timer TCNT

Quartz
frequence Q
Aprés division par 4 et par une valeur réglable grace aux bits PR1 et PR0 de
TMSK2 (1,4,8 ou 16), le signal résultant incrémente le compteur 16 bits TCNT à
/4
chaque période. (Remarque: PR0 et PR1 ne peuvent être modifiés que pendant les
Horloge, frequence E
64 cycles machine qui suivent le Reset).
/2
6 Accumulateur d’impulsions
Au débordement de TCNT (passage de 65535 à 0), le drapeau TOF (bit de TFLG2)
Diviseur passe à 1 et, si le masque d’IT TOI (bit de TMSK2) est à 1, le sous-programme d’IT
/2
13 1,2,4,8 Interruption Temps Reel
RTR1−0 dont l’adresse est stockée en $FFDE-DF est exécuté. Le drapeau TOF doit être
réinitialisé dans ce sous-programme pour qu’une nouvelle IT soit possible.
Diviseur
1,4,8,16 TCNT Debordement Timer
PR1−0 Ce timer TCNT est utilisé pour les fonctions de capture et de comparaison.
capture/
comparaison
Interruption Temps Réel Registres du timer

Permet de générer une interruption périodique. TCNT(h): 15 14 13 12 11 10 9 8 $100E
La période se rêgle avec les bits RTR1 et RTR0 de PACTL Elle dépend de la TCNT(l): 7 6 5 4 3 2 1 0 $100F
fréquence d’horloge E=Q/4. Remarque: Le registre TCNT est à lecture seule.
RTR1 RTR0 période Q=4.9152 Mhz

TMSK2: TOI PR1 PR0 $1024
0 0 213 /E 6.7ms
TFLG2: TOF $1025
0 1 214 /E 13.3ms
1 0 215 /E 26.7ms
1 1 216 /E 53.3ms
Le bit RTII de TMASK2 doit être mis à 1 pour autoriser l’IT et le bit RTIF de TFLG2
Réglage de la période
doit être réinitialisé dans la fonction d’IT. L’adresse du sous-programme d’IT doit être Q=4.9152 Mhz
stockée en: $FFF0-$FFF1 (vecteur d’IT). PR1 PR0 diviseur résolution débordement
0 0 1 0.813 µs 53.3ms
PACTL: RTR1 RTR0 $1026
0 1 4 3.25 µs 213.3 ms
TMASK2: RTII $1024 1 0 8 6.52 µs 426.6 ms
TFLG2: RTIF $1025 1 1 16 13 µs 853.2 ms

Programmation
Choix du type d’évènement:
Fonction capture TCTL2: EDG4B EDG4A EDG3B EDG3A EDG2B EDG2A EDG1B EDG1A $1021
EDGxB EDGxA événement
Principe: Un événement (front d’un signal) sur une broche externe provoque la 0 0 inactif
0 1 front montant
recopie du contenu du timer TCNT dans un registre. Ceci permet de “dater” des
1 0 front descendant
événements. Cet événement met par ailleurs un drapeau à 1 et peut générer une
1 1 front quelconque
interruption.
Registres de capture: TIC1: $1010-$1011, TIC2: $1012-$1013, TIC3: $1014-$1015,
Le 68HC11 possède 4 entrées de captures: IC1 (broche PA2), IC2 (PA1), IC3 (PA0),
TIC4: $101E-$101F.
IC4 (PA3). A chaque entrée correspond un registre 16 bits TICx, x de 1 à 4. Drapeaux:
TFLG1: IC4F IC1F IC2F IC3F $1023
L’événement provoquant la capture est programmable: front montant, front
descendant ou front quelconque. Masques d’interruption:
TMSK1: IC4I IC1I IC2I IC3I $1022
Autres registres: bit 3 de PACTL à 0 pour utiliser IC4 et TMSK2 pour régler la
résolution du timer TCNT.
Illustration de la fonction capture

Fonction comparaison
Mesure de la période d’un signal. Capture sur front montant, broche PA2 (IC1).
TCNT Principe: Quand la valeur du timer TCNT devient égale à la valeur d’un registre
$FFFF TOCx, une action est effectuée sur la broche OCx. Cette action peut-être une mise
TIC1 à 0, une mise à 1 ou un changement d’état.
Ceci permet de générer des signaux périodiques sur certaines broches du 68HC11.
TIC1
Par ailleurs, l’action sur la sortie s’accompagne de la levée d’un drapeau (OCxF) qui
$0000 t
periode peut générer une interruption si celle-ci est autorisée (bit OCxI à 1).
IC1
Le 68HC11 possède 5 sorties de comparaisons: OC1 (PA7), OC2 (PA6), OC3
5V
(PA5), OC4 (PA4) et OC5(PA3). Le fonctionnement de TOC1 est un peu particulier.
0V Il permet de d’affecter les 5 broches de sortie (PA3 à PA7) à chaque comparaison.
evenement evenement
sur IC1 sur IC1

Illustration de la fonction comparaison Programmation de OC1
Génération d’un signal périodique sur la broche PA6 (OC2). Changement d’état de Choix des broches affectées: pour affecter la broche PAx, il faut mettre à 1 le bit
la sortie à chaque comparaison. OC1Mx.
OC1M: OC1M7 OC1M6 OC1M5 OC1M4 OC1M3 $100C
TCNT
$FFFF
Choix de la valeux mise sur PAx (si OC1Mx=1) à chaque comparaison valide de
TOC2
TOC1 avec TCNT:
OC1D: OC1D7 OC1D6 OC1D5 OC1D4 OC1D3 $100D

$0000 t
OC2
Autres registres:
5V
bit 3 de PACTL à 1 pour utiliser OC5 (PA3 en sortie)
0V
TMSK2 pour régler la résolution du timer TCNT.
Programmation Accumulateur d’impulsions
Registres de comparaison (16 bits): TOC1: $1016-17, TOC2: $1018-19, TOC3: L’accumulateur d’impulsions est un registre 8 bits qui possède deux fonctions:
$101A-1B, TOC4: $101C-1D et TOC5: $101E-1F.

Choix de l’action sur la sortie (TOC2 à TOC5): ➯ Compteur d’événements: l’accumulateur est incrémenté à chaque évènement
TCLT1: OM2 OL2 OM3 OL3 OM4 OL4 OM5 OL5 $1020 du signal relié à la broche PAI (PA7). Une interruption peut être générée lorsque
OMx OLx événement

l’accumulateur est plein. La fréquence maximale du signal externe est de E/2.
PACNT
0 0 non connecté Incrementations sur fronts montants
0 1 changement d’état de OCx
$FF
1 0 mise à 0 de OCx
1 1 mise à 1 de OCx
$00 t
Drapeaux et masques d’interruption:
TFLG1: OC1F OC2F OC3F OC4F OC5F $1023
PA7
TMSK1: OC1I OC2I OC3I OC4I OC5I $1022

t

IUP TMM - L3 Timer UPS IUP TMM - L3 Convertisseur analogique/numérique
V-4 Convertisseur Analogique/Numérique

➯ Accumulation d’impulsions: PACNT est incrémenté, tant que le signal d’entrée
sur la broche PAI est à un niveau donné, par les impulsions de l’horloge interne
Principe
E divisée par 64.
Incrementation active sur niveau haut Convertir une tension analogique en une valeur numérique. Un convertisseur est
PACNT
caractérisé par sa résolution en nombre de bits codant le résultat de la conversion.
$FF
Resultat
conversion
$00 t
FF
horloge interne, f=E/64
PA7
00 tension
Vrh
(5V)
IUP TMM - L3 Timer UPS IUP TMM - L3 Convertisseur analogique/numérique
Registres de programmation
Registre de données: PACNT en $1027
Conversion Numérique/Analogique
PACTL: DDRA7 PAEN PAMOD PEDGE $1026 VREF
DDRA7: direction de PA7, a mettre à 0 (en entrée). PAEN: mettre à 1 pour activer 2R
1
an−1 0
les fonctions de l’accumulateur. PAMOD: 0 en compteur d’événements, 1 en 2n−1 I R 2n−1 I
1
accumulateur d’impulsions. PEDGE: en compteur d’événements: 0: compte les 2R
an−2 0 I(A)
fronts descendants, 1 les fronts montants. En accu. d’impulsions: 0 compteur actif 2n−2 I
sur niveau haut, 1 actif sur niveau bas.

R
2I
TMSK2: PAOVI PAII $1024 1
2R
a0 0
TFLG2: PAOVF PAIF $1025 2R I
I
PAOVI et PAOVF: masque et drapeau d’interruption sur le débordement de PACNT.
Vecteur d’IT: $FFDC-DD. VGN D
PAII et PAIF: masque et drapeau d’IT déclenchée par les fronts de PA7
(fonctionnement en accumulateur d’impulsions). Vecteur d’IT: $FFDA-DB.

IUP TMM - L3 Convertisseur analogique/numérique UPS IUP TMM - L3 Convertisseur analogique/numérique
Registres liés au convertisseur

Convertion Analogique/Numérique
OPTION: ADPU CSEL $1039
Conversion par approximations successives.
+ Déclenchement de
V Logique de – ADPU:
la conversion
- commande
– convertisseur inactif
Registre des poids – convertisseur actif.
convertisseur
– CSEL: choix de l’horloge pour la conversion:
numérique/
analogique – 0: horloge E,
– 1: circuit RC interne.
IUP TMM - L3 Convertisseur analogique/numérique UPS IUP TMM - L3 Convertisseur analogique/numérique
Fonctionnement du convertisseur ADCTL: CCF - SCAN MULT CD CC CB CA $1030
Le 68HC11 possède 8 entrées de conversion (PE0 à PE7).

– CCF: drapeau fin de conversion, mis à 1 lorsque les 4 registres de conversion
Les conversions s’effectuent par groupe de quatre:
ADR1 à ADR4 contiennent des résultats valides.
– soit sur une seule entrée, soit sur un groupe de 4 entrées – SCAN:
– dès qu’une série de conversion est terminée, le drapeau de fin de conversion – 0: 4 conversions une seule fois. Les résultats sont rangés dans ADR1 à
passe à 1 (bit CCF de ADCTL) ADR4.
– les résultats des 4 conversions sont stockés dans les registres 8 bits ADR1 à – 1: Conversions effectuées en permanence. ADR1 à ADR4 sont mis à jour
ADR4 (adresses: $1031 à $1034). après chaque conversion.
– le convertisseur doit être activé par mise à 1 du bit ADPU du registre OPTION – MULT:
avant toute conversion – 0: les 4 conversions sont faites sur un seul canal (choisi par CC-CA).
– les séries de conversions peuvent se faire en continu ou pas – 1: une conversion sur chacun des 4 canaux d’un groupe. Le groupe est fix é
par CC.
– l’écriture d’une valeur dans le registre ADCTL initialise le drapeau de fin de
conversion (CCF) à 0 et redémarre une nouvelle série de conversion. – CD, CC, CB, CA: choix de l’entrée ou du groupe d’entrées.

IUP TMM - L3 Convertisseur analogique/numérique UPS IUP TMM - L3 Liaisons séries
➯ Pour une seule entrée (MUL=0), CD=0 et CC.CB.CA représente le numéro de

l’entrée (Ex: CC=1, CB=0, CA=1 pour PE5) SCI - UART
➯ Pour 4 entrées (MUL=1): CC=0 pour PE0 à PE3, CC=1 pour PE4 à PE7.
Format des données: 8 bits ou 9 bits.
CC CB CA Entrée Résultat (MULT=1)
0 0 0 AN0 (PE0) ADR1

0 0 1 AN1 (PE1) ADR2 horloge
0 1 0 AN2 (PE2) ADR3
TxD
0 1 1 AN3 (PE3) ADR4
RxD
1 0 0 AN4 (PE4) ADR1
start d0 d1 d2 d3 d4 d5 d6 d7 d8 stop
1 0 1 AN5 (PE5) ADR2
1 1 0 AN6 (PE6) ADR3
1 1 1 AN7 (PE7) ADR4 Broches utilisées: PD0 (RxD) et PD1 (TxD)
IUP TMM - L3 Liaisons séries UPS IUP TMM - L3 Liaisons séries
Registres:
Données: SCDR ($102F)
V-5 Communication série et 68HC11 Contient les 8 premiers bits de la donnée reçue ou de la donnée à transmettre.
Contrôle:
Deux unités de communication série:
SCCR1 ($102C)
➯ SCI Serial Comunication Interface. Fixe le mode de tranmission (nombre de bits), le mode de réveil en réception et
Communication série de type RS232. Utilisée pour le chargement des contient le 9ième bit éventuel.
programmes. SCCR2 ($102D)
➯ SPI Serial Peripheral Interface. Communication synchrone entres des 68HC11 Activation du récepteur ou de l’émetteur. Masques d’IT.
ou des périphériques synchrones (controleurs LCD, convertisseurs N/A s érie,
SCSR ($102E)
horloges...)
Registre de statut (drapeaux).
BAUD ($102B)
Fixe la cadence de transmission en bauds.

IUP TMM - L3 Platine Controlboy UPS IUP TMM - L3 Platine Controlboy
V-6 Système de développement V-6.2 Langage d’assemblage
➟ Le langage d’assemblage (ou assembleur) est le langage dans lequel vous

V-6.1 Présentation générale écrirez vos programmes.
➟ Chaque instruction machine est représenté par un mémmonique qui sera traduit
Le système de développement utilisé en TP est une carte controlboy 1
en code machine par l’assembleur.
commercialisé par la société Controlord et basée sur un 68HC11E2.
➟ Les premiers caractères d’une ligne sont réservées aux étiquettes. Une
La carte comporte, en complément d’un micro-contrôleur 68HC11E2:
instruction machine doit donc être précédée d’un espace ou d’une tabulation.
– Une alimentation stabilisée (LM7805), un quartz à 4,9152 MHz et un circuit de ➟ Une étiquette placée en tête de ligne permet de faire référence à une adresse
mise en forme des signaux pour la communication série (Max 232). de manière symbolique.
– A disposition du programmeur, on trouve: un afficheur 7 segments reli é aux port
➟ Commentaires: tout ce qui suit un point-virgule (jusqu’à la fin de la ligne) est
C, deux relais R1 (relié à PD4) et R2 (relié à PC3), une led L1 associée à un
considéré comme un commentaire.
bouton poussoir T1 (relié à PD5), une led L2 reliée à PD3, un bouton poussoir
➟ Représentation des constantes: On peut représenter des constantes sous
T2 relié à PD2.
différentes formes: décimal, hexadécimal, binaire, caractère...
– Différents connecteurs et borniers complétent la carte permettant d’accéder à la
Exemples: décimal: 97, hexadécimal $61, binaire: %01100001, caractère: ’a’
plupart des E/S du micro-contrôleur.
V-6.3 Directives d’assemblage:
➯ equ définit une constante symbolique. Exemple: porta equ $1000

➯ org précise l’adresse à partir de laquelle les données qui suivent seront
implémentées en mémoire. Exemple: org $F800: début du programme
➯ fcb initialise des octets en mémoire avec des valeurs. Exemple: fcb
’a’,’b’ ou encore fcb ’ab’
➯ fdb initialise des mots de 16 bits avec des valeurs. Exemple: fdb $1000
➯ rmb réserve des octets en mémoire. Exemple: rmb 10 réserve 10 octets en
mémoire
➯ end indique la fin de programme pour l’assembleur
Remarque: les directives fcb, fdb et rmb initialisent ou réservent la mémoire à

partir de la dernière directive org rencontrée. Elles peuvent être précédées d’une
étiquette qui fera ensuite référence à l’adresse en mémoire correspondante.

V-6.4 Exemple de programme (exemp.a11)
;----------------- constantes symboliques

ddrd equ $09
portd equ $08
bit3 equ %00001000
V-6.6 Fichiers
;----------------- variables ------------
org 0
compt fdb 42850 ➟ Le programme est un fichier texte d’extension .a11.
;----------------- programme ------------ ➟ Il est traduit en langage machine ce qui fournit un fichier listing d’extension
org $F800
ldx #$1000 .lst.
bset ddrd,x bit3 ; PD3 en sortie
encore ldy compt
➟ Il est enfin traduit sous un format qui permet son téléchargement sur la cible (le
tempo dey ; boucle 300ms micro-contrôleur). Ce fichier a pour extension .s19.
bne tempo
ldaa portd,x ; changement
eora bit3 ; etat PD3
staa portd,x
bra encore
end
V-6.5 Mise au point des programmes V-6.7 Exemple de listing (exemp.lst)
;----------------- constantes symboliques

0009 ddrd equ $09
0008 portd equ $08
0008 bit3 equ %00001000
;----------------- variables ------------
0000 org 0
0000 A762 compt fdb 42850
;----------------- programme ------------
F800 org $F800
F800 CE1000 ldx #$1000
F803 1C0908 bset ddrd,x bit3 ; PD3 en sortie
F806 18DE00 encore ldy compt
F809 1809 tempo dey ; boucle 300ms
F80B 26FC bne tempo
F80D A608 ldaa portd,x ; changement
F80F 9808 eora bit3 ; etat PD3
F811 A708 staa portd,x
F813 20F1 bra encore
end

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IUP TMM - L3 Micro-contrôleur 68HC11 UPS IUP TMM - L3 Architecture d’un micro-contrôleur

I-2 Unité centrale

Micro-contrôleur Motorola 68HC11 Une unité centrale est constituée:

– D’une unité arithmétique et logique (UAL).

Plan du cours: – De registres internes

➽ II-Codage des informations bus de donnees

➽ III-Structure du 68HC11 Memoire

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –1– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

I-Introduction Unité Arithmétique et logique

I-1 Architecture d’un micro-contrôleur E1 E2

Un micro-contrôleur intègre sur un même circuit:

– Une unité centrale ou micro-processeur (CPU)

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –2– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

I-3 Mémoire II-Codage des informations

Un ordinateur ne manipule que des informations binaires.

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –5– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

II-2 Numération positionnelle

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –6– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

II-4 Entiers naturels

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –9– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

➽ Décodage d’un entier naturel: soit A le mot-code représentant l’entier N (A).

D’ou: A=0010 1011

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –10– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

Rêgles de codage des entiers relatifs:

code (0: positif, 1: négatif) 0110 6 10 6 1110 14 2 -2

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –13– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

Complément à 2 II-6 Addition et débordement

Les valeurs représentables dépendent du nombre de bits choisi pour le codage. Le

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –14– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

II-9 Codage des caractères

0x30 0 1 2 3 4 5 6 7 8 9 : ; < = >

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –17– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

Caractères de contrôle et propriétés du code ascii

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –18– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

III-Structure du 68HC11 III-3 Brochage du 68HC11E2

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –21– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

IUP TMM - L3 Structure du 68HC11 UPS IUP TMM - L3 Structure du 68HC11

III-2 Ports du 68HC811E2

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –22– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

III-7 Jeu d’instructions

$1000 $1000 mémoire, le résultat étant stocké dans un registre.

$F800 $FFC0 chargement (load): registre ← mémoire.

$FFFF séquentiellement dans l’ordre de rangement en mémoire.

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –25– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

IUP TMM - L3 Structure du 68HC11 UPS IUP TMM - L3 Structure du 68HC11

III-6 Registre d’état (CCR)

S X H I N Z V C ➵ Sous-programmes, pile et interruptions Les instructions de cette catégorie

un débordement en contexte non-signé. – de gérer des sous-programmes (instructions d’appel et de retour)

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –26– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

Les instructions de chargement permettent de transférer des données en mémoire

Inversement, les instructions de rangement permettent d’effectuer le transfert

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –29– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

IUP TMM - L3 Instructions de chargement/rangement UPS IUP TMM - L3 Instructions de chargement/rangement

Instructions de chargement Adressage direct et étendu

Différentes manières d’accéder à une valeur (modes d’adressage):

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –30– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006

Adressage indirect ou indexé

Notation: ldaa offset,X

Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006 –33– Jean-Michel ENJALBERT - enjalber@laas.fr- 2005/2006