Cours Logique Iutbelfort

Electronique Numérique et
Synthèse Logique
Introduction à l’électronique numérique
Les circuits combinatoires
Les circuits séquentiels
Les mémoires et circuits logiques programmables
Eric Gavignet
1
Introduction à l’électronique
numérique
2
I – Signaux et systèmes numériques
I.1 – Définitions :
Un système numérique est un ensemble de dispositifs et de circuits

permettant de réaliser des fonctions sur des grandeurs de natures
numériques.
e(t)
110 101
100
t ∆t t
Signal analogique : Représentation Signal numérique : Le signal est

continue au cours du temps. prélevé à des instants discrets et
chaque amplitude est représentée
par un nombre binaire (0 ou 1).
3
I – Signaux et systèmes numériques
Avantages :
- Circuits rapides et précis.
- Circuits programmables.
- Possibilité de garder les données en mémoire.
- Peu de sensibilités aux parasites.
Bruit
e(t)
100 110 101
Seuil 1
0
t t
Système hybride : Système dans lequel interviennent des grandeurs

analogiques et numériques. Ils nécessitent des convertisseurs
analogiques numériques et numériques analogiques. 4
II – Les systèmes de numérotation
II.1 – Le système décimal (base 10) :
Il possède 10 éléments de 0 à 9.
Chiffre de poids fort Chiffre de poids faible
453 = 4. 102 + 5. 101 + 3.100
La virgule sépare les puissances positives des puissances négatives.
2745, 214 = 2. 103 + 7. 102 + 4. 101 + 5. 100 + 2. 10-1 + 1. 10-2 + 4. 10-3

0 10 20 100
1 11 21 101
2 12 22 102
3 13 23 103
Principe de comptage :
4 14 24 104
N chiffres Ö10N possibilités 5 15 25 105
(de 0 à 10N-1). 6 16 26 106
7 17 27 107
8 18 28 108
5
9 19 29 109
II.2 – Le système binaire (base 2) :
Il possède 2 éléments 0 et 1 appelés bits (binary digit).

Bit de poids fort (Most Significant Bit)
(1011,101)2 = 1. 23 + 0. 22 + 1. 21 + 1. 20 + 1. 2-1 + 0. 2-2 + 1. 2-3

Bit de poids faible (Least Significant Bit)
La virgule sépare les puissances positives des puissances négatives.
0 10 100 1000
Principe de comptage : 1 11 101 1001
N bits Ö2N possibilités 110 ..

(de 0 à 2N-1). 111 ..
.. 6
II.3 – Le système hexadécimal (base 16) :
Il possède 16 éléments de 0 à F (0..9, A, B, C, D, E, F).
(1A,2)16 = 1. 161 + A. 160 + 2. 16-1
Les principes précédents 0 10 20 90 A0

restent valables. 1 11 21 91 A1
2 12 22 92 A2
3 13 23 93 A3
4 14 24 94 A4
Principe de comptage : 5 15 25 95 .
6 16 26 96 .
N chiffres Ö16 possibilités 7
N 17 27 97 .
8 18 28 98 .
(de 0 à 16N-1). 9 19 29 99 .
A 1A 2A 9A .
B 1B 2B 9B .
C 1C 2C 9C .
D 1D 2D 9D .
E 1E 2E 9E .
F 1F 2F 9F .
7
II.4 – Le système octal (base 8) :
Il possède 8 éléments de 0 à 7.
(372,4)8 = 3. 82 + 7. 81 + 2. 80 + 4. 8-1
0 10 20 100
1 11 21 101
Principe de comptage : 2 12 22 102
3 13 23 .
N chiffres Ö8N possibilités 4 14 24 .
(de 0 à 8N-1). 5 15 25 .
6 16 26 .
7 17 27 .
8
II.5 – Les conversions :
Binaire vers décimal : Par addition directe des poids binaires (2X).
(11011,1)2 = 1. 24 + 1. 23 + 0. 22 + 1. 21 + 1. 20 + 1. 2-1 = (27,5)10

45 2
Décimal vers binaire : Par divisions successives par 2.
-44 22 2
LSB 1 -22
11 2
0
-10
5 2
Ou par calcul direct : 1
-4
(45)10 = 32 + 8 + 4 + 1 2 2
= 1. 25 + 1. 23 + 1. 22 + 1. 20 1 -2
= (101101)2 1 2
0 -0
Pour la partie décimale Ö Sens de lecture 0 Õ Stop
MSB 1
multiplication par 2. 9
Binaire vers hexadécimal ou inversement :
16 = 24 Ö Regroupements de 4 bits à partir de la virgule.
(1C,A)16 (1101011,11)2
0001 1100, 1010 = (11100,1010)2 (6B,C)16
Hexadécimal vers décimal : Par addition directe des poids binaires (16X).
(A27,4)16 = A. 162 + 2. 161 + 7. 160 + 4. 16-1 = (2599,25)10
Décimal vers hexadécimal : 423 16

Par divisions successives par 16. -416 26 16
7 -16
(423)10 = (1A7)16 1 16
10
-0
0
1 10
Binaire vers octal ou inversement :
8 = 23 Ö Regroupements de 3 bits à partir de la virgule.
(26,4)8 (1011101,11)2
010 110, 100 = (10110,1)2 (135,6)8
Octal vers décimal : Par addition directe des poids binaires (8X).
(745,4)8 = 7. 82 + 4. 81 + 5. 80 + 4. 8-1 = (485,5)10
Décimal vers octal : 127 8

Par divisions successives par 8. -120 15 8
7 -8
(127)10 = (177)8 1 8
7
-0
0
1 11
II.6 – Récapitulatif :
(Décimal) 10 (Binaire) 2 (Octal) 8 (Hexadécimal) 16
0 0000 0 0
1 0001 1 1
2 0010 2 2
3 0011 3 3
4 0100 4 4
5 0101 5 5
6 0110 6 6
7 0111 7 7
8 1000 10 8
9 1001 11 9
10 1010 12 A
11 1011 13 B
12 1100 14 C
13 1101 15 D
14 1110 16 E
15 1111 17 F 12
III – Les codes
Un code est une correspondance arbitraire entre un ensemble de
symboles et un ensemble d’objets.
Les objets sont des lettres, des chiffres, des signes,…. Les symboles
sont des combinaisons de 0 et de 1.
A B C D
III.1 – Les codes pondérés : poids 8 4 2 1
0 0 0 0 0
Chaque position de chiffres correspond à un 1 0 0 0 1
poids (exemple : le code binaire naturel). 2 0 0 1 0
3 0 0 1 1
Le code D.C.B. (Décimal Codé Binaire) :
4 0 1 0 0
A chaque chiffre d’un nombre décimal (0 à 9), 5 0 1 0 1
on associe son équivalent binaire (4 bits). Il 6 0 1 1 0
correspond à la pression d’une touche. 7 0 1 1 1
421 8 1 0 0 0
9 1 0 0 1
0100 0010 0001 ≠ 110100101 = (421)10 13
A B C D
III – Les codes poids

0
2 4 2 1
0 0 0 0
1 0 0 0 1
Le code AIKEN : 2 0 0 1 0
3 0 0 1 1
Il fonctionne comme le DCB pour des poids égaux
4 0 1 0 0
à 2, 4, 2, 1. 5 1 0 1 1
479
6 1 1 0 0
0100 1101 1111 7 1 1 0 1
8 1 1 1 0
III.2 – Les codes non pondérés : 9 1 1 1 1
A B C D
Il n’y a pas de poids binaires mais une 0 0 0 1 1
correspondance entre chaque élément. 1 0 1 0 0
2 0 1 0 1
Le code Excédant 3 (XS3) : 3 0 1 1 0
4 0 1 1 1
A chaque chiffre d’un nombre décimal 48
+3 7 11 5 1 0 0 0
(0 à 9), on ajoute 3 et on code le 6 1 0 0 1
résultat en binaire naturel (4 bits). Il 7 1 0 1 0
est utilisé pour les calculs 0111 1011
8 1 0 1 1
(soustraction). 9 1 1 0 0 14
III – Les codes A B C D
Le code Gray ou binaire réfléchi : 0 0 0 0 0
1 0 0 0 1
Deux termes successifs ne différent que par
un seul bit. 2 0 0 1 1
3 0 0 1 0
0000
0001 4 0 1 1 0
1er axe de symétrie 5 0 1 1 1
0011
0010 6 0 1 0 1
2eme axe de symétrie
0110 7 0 1 0 0
0111 8 1 1 0 0
0101 9 1 1 0 1
0100 3eme axe de symétrie 10 1 1 1 1
1100 11 1 1 1 0
1101 12 1 0 1 0
…. 13 1 0 1 1
Aucun état temporaire indésirable ! 14 1 0 0 1
7 Ö 8 : 0111 Ö 1000 (binaire) 15 1 0 0 0
0100 Ö 1100 (Gray) 15
III – Les codes
Le code ASCII (American Standard Code for Information Interchange) :
Initialement, ce code sur 7 bits comprenait 87 caractères minimum :

- 26 minuscules.
- 26 majuscules.
- 10 chiffres.
- 25 caractères spéciaux (+,£, $,…).
Il est à présent codé sur 8 bits et appelé ASCII étendu (256 caractères).
III.3 – Les codes détecteurs d’erreurs :
Ils sont destinés à donner des informations permettant au récepteur de

vérifier le mot reçu.
Le code p parmi n :
A chaque chiffre décimal on fait correspondre n bits dont p sont à 1
et n-p à 0 (nécessité d’un poids nul). 16
III – Les codes
Deux séries de poids possibles.
Le code 2 parmi 5 :
V W X Y Z V W X Y Z
poids 7 4 2 1 0 8 4 2 1 0
Codage particulier 0 1* 1 0 0 0 1* 1 0 0 0
1 0 0 0 1 1 0 0 0 1 1
2 0 0 1 0 1 0 0 1 0 1
3 0 0 1 1 0 0 0 1 1 0
4 0 1 0 0 1 0 1 0 0 1
5 0 1 0 1 0 0 1 0 1 0
6 0 1 1 0 0 0 1 1 0 0
Codage particulier 7 1 0 0 0 1 1* 0 1 0 0
8 1 0 0 1 0 1 0 0 0 1
9 1 0 1 0 0 1 0 0 1 0
Ces codes permettent de détecter 0 ou 1 erreur mais ne permettent

pas de les corriger. 17
III – Les codes
Le code biquinaire :
1er groupe (0, 5) 2eme groupe (0, 1, 2, 3, 4)
A B C D E F G
0 5 0 1 2 3 4
0 1 0 1 0 0 0 0
1 1 0 0 1 0 0 0
2 1 0 0 0 1 0 0
3 1 0 0 0 0 1 0
4 1 0 0 0 0 0 1
5 0 1 1 0 0 0 0
6 0 1 0 1 0 0 0
7 0 1 0 0 1 0 0
8 0 1 0 0 0 1 0
9 0 1 0 0 0 0 1
Il contient deux groupes contenant un seul 1 d’ou la possibilité de

détecter 2 erreurs (si elles ne sont pas dans le même groupe). 18
III – Les codes
Le code avec bit de parité :
Un bit de parité est un bit supplémentaire contrôlant le nombre de 1
dans l’information.
A B C D P
Parité paire : Le bit de parité est fixé de façon à ce
que le nombre de 1 contenus dans l’information et 0 0 0 0 1
le bit de parité est pair. 0 0 0 1 0
0 0 1 0 0
Parité impaire : Le nombre total de 1 (information 0 0 1 1 1
et bit de parité) est impair.
0 1 0 0 0
0 1 0 1 1
Information globalement impaire. 0 1 1 0 1
0 1 1 1 0
La détection du bit erroné est possible si l’on 1 0 0 0 0
code les informations émises par lignes et par 1 0 0 1 1
colonnes.
19
III – Les codes Table ASCII
Code Caractère
20
IV – Arithmétique binaire
IV.1 – L’addition binaire :
Seuls 4 cas sont possibles :
0+0=0 1+0=1
0+1=1 1 + 1 = 0 et une retenue de 1
Éventuellement : 1 + 1 + 1 = 1 et une retenue de 1 !

0 1 1 (3)
+ 1 1 0 (6)
1 0 0 1 (9)
1 1, 0 1 1 (3,375)
+ 1 0, 1 1 0 (2,750)
1 1 0, 0 0 1 (6,125)
Ne pas confondre l’addition binaire et l’opérateur logique OU !

21
IV.2 – Nombres signés :
En arithmétique signé, un bit de signe S est nécessaire tel que :

- Si le nombre est positif, S = 0.
- Si le nombre est négatif, S = 1.
Notation en grandeur exacte :

S
+ 57 Ö 0 1 1 1 0 0 1 binaire naturel.
- 57 Ö 1 1 1 1 0 0 1 binaire naturel.
Notation en complément à 1 (restreint) :

S
- 57 Ö 1 0 0 0 1 1 0 cpl1.
Le complément à 1 correspond à complémenter chaque bit du 22

nombre négatif.
Notation en complément à 2 (vrai) :
S
- 57 Ö 1 0 0 0 1 1 1 cpl2.
cpl2 = cpl1 + 1.
Inversement, quand un nombre négatif est codé en complément à 2

(ou 1), il faut prendre son complément à 2 (ou 1) pour obtenir sa
valeur.
Intervalle de variation : 7 bits de codage + 1 bit de signe.
De 0 1111111 à 1 0000000
De +127 à - 128
N bits de codage + 1 bit de signe : de 2N – 1 à –2N.

23
IV.3 – Addition et complément à 2 :
0 1 0 0 1 (+9)
2 nombres positifs : + 0 0 1 0 0 (+4)
0 1 1 0 1 (+13)
0 1 0 0 1 (+9)
1 nombre positif et 1
+ 1 1 1 0 0 (-4)
nombre négatif plus petit :
1 0 0 1 0 1 (+5)
Report rejeté
0 0 1 0 0 (+4)
1 nombre positif et 1
nombre négatif plus grand :
+ 1 0 1 1 1 (-9)
0 1 1 0 1 1 (-5)
1 1 1 0 0 (-4)
+ 1 0 1 1 1 (-9)
2 nombres négatifs : 1 1 0 0 1 1 (-13)
Report rejeté 24
IV.4 – Soustraction et complément à 2 :
Soustraction = Addition en cpl2 ( (+9) – (+4) = (+9) + (-4) )
0 1 0 0 1 (+9)
+ 1 1 1 0 0 (-4)
1 0 0 1 0 1 (+5)
Report rejeté
IV.5 – Problèmes de dépassement :
Exemple : 7 bits de codage et 1 bit de signe.
0 0 0 0 1 0 0 1 (+9)
+ 1 1 1 1 1 1 0 0 (-4)
1 0 0 0 0 0 1 0 1 (+5)
Report rejeté
25
0 0 1 1 0 0 0 1 (+49)
+ 0 1 0 1 1 0 0 0 (+88)
0 1 0 0 0 1 0 0 1 (+137)
- 119
1 1 1 0 0 0 0 0 (-32)
+ 1 0 0 0 0 0 0 1 (-127)
1 0 1 1 0 0 0 0 1 (-159)
Report rejeté + 97
Le résultat doit pouvoir être codé sur le nombre de bits utilisés !
26
IV.6 – La multiplication binaire :
1 0 0 1 (9)
X 1 0 1 1 (11)
1 0 0 1
1 0 0 1 .
0 0 0 0 . .
1 0 0 1 . . .
1 1 0 0 0 1 1 (99)
Multiplier par 2 = décaler à gauche.
La multiplication et le complément à 2 :
0 0 1 1 (-3) 0 0 1 1 (-3)
X 0 0 1 0 (-2) X 0 0 1 0 (+2)
0 0 0 0 0 0 0 0
0 0 1 1 . 0 0 1 1 .
0 0 1 1 0 (+6) 0 0 1 1 0 (-6)
Nombre positif Ö Garder le nombre. Signe à Ö 1 0 1 0 en cpl2
Nombre négatif Ö Prendre le cpl2. Rectifier. 27
IV.7 – La division binaire :
1001 11 1010 100

Calcul identique à la
-011 0011 -100 0010,1 base 10.
11 100
0 0
0 1 0 1 D.C.B de 5
IV.8 – L’addition en DCB : + 0 1 0 0 D.C.B de 4
1 0 0 1 D.C.B de 9
Calcul identique à l’addition binaire.
0 1 1 0 D.C.B de 6 0 1 1 0 D.C.B de 6
+ 0 1 1 1 D.C.B de 7 + 0 1 1 1 D.C.B de 7
1 1 0 1 Invalide ! 1 1 0 1 invalide
+ 0 1 1 0 correction
Code inexistant Ö Correction de +6 1 0 0 1 1 D.C.B de 13
(6 valeurs inexistantes de 1010 à 1111). 28
Position de la correction :
0 0 1 0 0 1 1 1 0 1 0 1 275
+ 0 1 1 0 0 1 0 0 0 0 0 1 641
1 0 0 0 1 0 1 1 0 1 1 0
+ 0 1 1 0
1 0 0 1 0 0 0 1 0 1 1 0 916
IV.9 – Les opérations en hexadécimal :
L’addition :
5 8 (88) 5 8 (88)
+ 2 4 (36) + 4 B (75)
7 C (124) A 3 (163)
La soustraction (par complément à 2) :
C 1 (193) A8 : 10101000 C 1
- A 8 (168) + 5 8
Ö cpl1(A8) : 01010111 Ö
1 9 (25) 1 1 9
cpl2(A8) : 01011000 = (58)
Report rejeté 29
V – Variables et fonctions binaires
V.1 – Algèbre de Boole :
C’est une algèbre proposé en 1854 par Gorges Boole ne faisant

intervenir que des variables pouvant prendre que deux états 0 ou 1
(variable booléenne).
Une variable booléenne représente un niveau de tension sur un fil et

peut être assimilée à un interrupteur :
- Si V ∈ [0; 0,8V] Ö Niveau logique bas ou 0 ou faux
(interrupteur ouvert).
- Si V ∈ [2; 5V] Ö Niveau logique haut ou 1 ou vrai (interrupteur
fermé).
Si, à l’état logique 1, on associe le niveau de tension le plus élevé, le

circuit travaille en logique positive.
Si, à l’état logique 1, on associe le niveau de tension le plus bas, le

circuit travaille en logique négative. 30
V.2 – La table de vérité :
C’est un tableau représentant tous les états possibles des sorties en

fonctions des entrées (N entrées Ö 2N lignes).
A B S
A 0 0 1
Circuit S
B numérique 0 1 0
1 0 0
1 1 X
V.3 – Les opérateurs de bases :
L’algèbre de Boole possède 3 opérateurs logiques permettant de

définir tous les autres : OU (OR), ET (AND), NON (NOT).
31
Logigramme :
L’opérateur OU (OR) noté + :
A S = A+B A S
A B S=A+B ≥1
B B
0 0 0
Internationale Française
0 1 1
1 0 1 Généralisation : S = 1 si au moins une
1 1 1 des entrées est égale à 1.
L’opérateur ET (AND) noté . :
A B S=A.B A S = A.B A S
&
B B
0 0 0
0 1 0
1 0 0 Généralisation : S = 1 si toutes les
1 1 1 entrées sont à 1.
32
L’opérateur NON (NOT) noté :
S=A S=A S
A A 1
0 1
Sigle d’inversion
1 0
V.4 – Trois autres opérateurs logiques :
L’opérateur NON OU (NOR) (OU suivi d’une porte NON) :
A B S=A+B A S = A+B A S
≥1
0 0 1 B B
0 1 0
1 0 0 Généralisation : S = 0 si au moins une
des entrées est égale à 1.
1 1 0
33
L’opérateur NON ET (NAND) (ET suivi d’une porte NON) :
A B S=A.B
A S = A.B A S
0 0 1
&
B B
0 1 1
1 0 1 Généralisation : S = 0 si toutes les
1 1 0 entrées sont à 1.
L’opérateur OU exclusif (XOR) : A S = A+B A

=1
A B S=A+B S=A+B B B
AB + AB AB + AB A S = A+B A
0 0 0 1 =1
B B
0 1 1 0 A + B = 1 si :
1 0 1 0 - A≠B.
1 1 0 1 - (A,B) contient un nombre
impair de 1. 34
V.5 – Exemples :
A A.B
B
A.B + B.C
B.C
C
A A+B
B
(A + B).C
C
C
A A
B A.B B A.B
35
V.6 – Théorèmes de l’algèbre de Boole :
Lois liées aux opérateurs de base :

A.0 = 0 A+1 = 1 0=1
A.1 = A A+0 = A Elément neutre 1=0
A.A = A A+A = A Idempotence A=A
A.A = 0 A+A = 1 Inversion
Lois de commutativité : Lois d’associativité :

A+B = B+A (A+B)+C = A+(B+C) = A+B+C
A.B = B.A (A.B).C = A.(B.C) = A.B.C
Lois de distributivité : Lois d’absorption :
A.(B+C) = A.B+A.C A+A.B = A.(1+B) = A
A+(B.C) = (A+B).(A+C) A.(A+B) = A+A.B = A
A+A.B = (A+A).(A+B) = A+B
Théorème du consensus : A.C + B.C + A.B = A.C + B.C 36
V.7 – Théorèmes de De Morgan :
Le complément d’une somme logique entre plusieurs variables est

égal au produit logique des variables complémentées :
A+B=A.B
Le complément d’un produit logique entre plusieurs variables est égal
à la somme logique des variables complémentées :
A.B=A+B
Ces relations s’appliquent à des variables binaires ou des expressions

logiques.
Il devient toujours possible de transformer un opérateur ET en OU

logique et inversement :
A.B=A.B= A+B
A+B=A+B=A.B 37
Universalité des portes NON ET et NON OU :
A A.B A . B = A.B
A A.A =A
B
A A
Toute fonction logique peut être
représentée exclusivement à A . B = A+B
l’aide de portes NON ET ou de
portes NON OU. B
B
V.8 – Simplification des fonctions binaires :

Z = ABC + ABC + ABC
A l’aide des lois de = ABC + ABC + ABC + ABC
l’algèbre de Boole = AB + AC
= A.(B+C) 38
Par la table de vérité :
Minterm (produit logique de toutes les entrées
A B C S directes ou complémentées).
0 0 0 1 ÕABC
0 0 1 0
Lecture selon les 1 :
0 1 0 1 ÕABC
0 1 1 1 ÕABC S=ABC+ABC+ABC+ABC+ABC
1 0 0 1 ÕABC
Toute fonction logique peut être représentée
1 0 1 0 par la somme logique de tous les minterms
1 1 0 0 pour lesquels la sortie est à 1.
1 1 1 1 ÕABC
Maxterm.
Lecture selon les 0 : S = A B C + A B C + A B C
S = (A + B + C) . (A + B + C) . (A + B + C)
Toute fonction logique peut être représentée par le produit logique de
tous les maxterms (somme logique des entrées) pour lesquels la sortie39
est à 0.
Par la table de Karnaugh :
Table de vérité Table de Karnaugh
A B C S
0 0 0 1 Représentation identique à la table de vérité
0 0 1 0 mais selon le code Gray (adjacence des cases).
0 1 0 1
A \ BC 00 01 11 10
0 1 1 1
1 0 0 1 0 1 0 1 1
1 1 0 1 0
1 0 1 0
1 1 0 0
ABC+ABC =BC
1 1 1 1 ABC+ABC =AB
ABC+ABC =BC
Forme simplifiée : S = B C + B C + A B Ou : S = B C + B C + A C 40
Règles :
- Lire tous les 1.

- Les regrouper par paquets de 2, 4, 8, 16, …
- Un même 1 peut servir plusieurs fois.
- Lire les regroupements (ne pas tenir compte des variables
qui changent d’état).
- Obtenir S = …
Ou :
- Lire tous les 0

- Obtenir S = …
41
Formes pratiques des tables de Karnaugh :
A\B 0 1
A B\ CD 00 01 11 10
0 00
1
01
2 variables
11
A \ BC 00 01 11 10 10
0 4 variables
1
3 variables Cases adjacentes !
A B\ CDE 000 001 011 010 110 111 101 100

00
01
11
10
5 variables 42
Cas indéterminés :
Table de vérité Table de Karnaugh
A B C S
0 0 0 1 X : 0 ou 1 au choix (afin d’améliorer les
0 0 1 X regroupements).
0 1 0 1
A \ BC 00 01 11 10
0 1 1 1
1 0 0 1 0 1 X 1 1
1 1 0 1 X
1 0 1 0
1 1 0 X C
1 1 1 1 B
Forme simplifiée : S = B + C
43
Les circuits combinatoires
Un circuit est dit combinatoire quand ses sorties ne dépendent que de

ses entrées et non des états antérieurs des sorties.
A chaque combinaison des entrées correspond toujours une seule et

même combinaison des sorties.
44
I – Les circuits de transcodage
I.1 – Les codeurs (ou encodeurs) :
Exemple : E3 E2 E1 E0 S1 S0 R
0 0 0 1 0 0 0
voie 0 E0
0 0 1 0 0 1 0
E1 S0
voie 1 0 1 0 0 1 0 0
Codeur S1
E2 1 0 0 0 1 1 0
voie 2 R
E3 0 0 0 0 0 0 1
voie 3
C’est un circuit à 2N entrées binaires et N sorties.

Il code en binaire le numéro de l’entrée activée (codage d’une touche
enfoncée).
Voie0 activée Ö S1S0 = 00 Voie activée : 1 et toutes les autres à 0
Voie1 activée Ö S1S0 = 01 ou 0 et toutes les autres à 1.
…
R = 1 si aucune touche n’est activée. 45
E3E2\ E1E0 00 01 11 10 E3E2\ E1E0 00 01 11 10
00 0 0 X 0 00 0 0 X 1
01 1 X X X 01 0 X X X
11 X X X X 11 X X X X
10 1 X X X 10 1 X X X
S1 = E3 + E2 S0 = E3 + E1
E3E2\ E1E0 00 01 11 10
00 1 0 X 0
01 0 X X X R = E3 E2 E1 E0
11 X X X X
10 0 X X X
46
E0
S0 S1 R
E1
E2
E3
EI I0 I7
Le circuit intégré SN 74148 :

74148
8 entrées actives à 0.
1 entrée de validation (active à 0).
3 sorties actives à 0. O0 O1 O2 E0 Gs
47
2 sorties de contrôle (actives à 0).
EI I0 I1 I2 I3 I4 I5 I6 I7 O2 O1 O0 GS E0
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
EI = 0 : Mode codeur.
GS = 0 et E0 = 1 : Activation (pour une mise en cascade) et codage
d’une touche (en complément à 1).
Ce circuit est appelé encodeur de priorité : Seule la touche de numéro

le plus élevé est codée.
48
I.2 – Les décodeurs :
Exemple : Le décodeur 1 parmi 4.

n° E1 E0 S3 S2 S1 S0
S0 0 0 0 0 0 0 1
E0
Décodeur S1 1 0 1 0 0 1 0
E1
S2
2 1 0 0 1 0 0
S3
3 1 1 1 0 0 0
C’est un circuit à N entrées binaires et 2N sorties.

Il sélectionne la sortie dont le numéro est codé en binaire en entrée
(les entrées sont également appelées adresses).
E1E0 = 00 Ö Sortie 0 activée. Sortie activée : 1 et toutes les autres à 0

E1E0 = 01 Ö Sortie 1 activée. ou 0 et toutes les autres à 1.
49
Le circuit intégré SN 74154 :
Décodeur 1 parmi 16 :
G1 G2 D C B A
74154
S0 S1 S2 S13 S14 S15
G1 = G2 = 0 : Mode
décodeur.
Activation des sorties
à l’état bas.
50
C BA
Décodage à plusieurs niveaux :
0
Décodeur 1 parmi 64 :
0
7
6 entrées (26 = 64) : FEDCBA
F 0 Validation 0
E 1
0 1
D 7
7
Validation Validation 0
7
7
Validation
8 décodeurs 1 parmi 8 + 1 de sélection :
FED sélectionnent un décodeur.
CBA sélectionnent une sortie sur le décodeur sélectionné.
Ce principe est également utilisé pour l’adressage des mémoires. 51

I.3 – Les transcodeurs : XS3 AIKEN
D C B A Z Y X W
Exemple : Le transcodeur XS3 Ö AIKEN.
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
D Z 0 1 0 1 0 0 1 0
C Y
Transcodeur 0 1 1 0 0 0 1 1
B X
A W 0 1 1 1 0 1 0 0
1 0 0 0 1 0 1 1
1 0 0 1 1 1 0 0
But : Exprimer les sorties W, X, Y et Z 1 0 1 0 1 1 0 1
en fonction de D, C, B, A.
1 0 1 1 1 1 1 0
1 1 0 0 1 1 1 1
52
DC \ BA 00 01 11 10 DC \ BA 00 01 11 10
00 X X 0 X 00 X X 0 X
01 0 0 0 0 01 0 0 1 0
11 1 X X X 11 1 X X X
10 1 1 1 1 10 0 1 1 1
Z=D Y=ABC+DC+DA+DB
DC \ BA 00 01 11 10 DC \ BA 00 01 11 10
00 X X 0 X 00 X X 0 X
01 0 1 0 1 01 1 0 0 1
11 1 X X X 11 1 X X X
10 1 0 1 0 10 1 0 0 1
X=DAB+DAB +DBA +DBA= D+B+A W=A 53
I – Les circuits de transcodage 25 24 23 22 21 20
G
Exemples de transcodeurs : E D CB A
Le convertisseur binaire Ö D.C.B. 74185. 74185
d2 d1 d0, : Dizaines, u3 u2 u1u0 : Unités.

d2 d1 d0 u3 u2 u1u0
N 25 24 23 22 21 20 d2 d1 d0 u3 u2 u1 u0
0 0 0 0 0 0 0 0 0 0 0 0 0 0
. . . . . . . . . . . . . .
. . . . . . . . . . . . . .
9 0 0 1 0 0 1 0 0 0 1 0 0 1
10 0 0 1 0 1 0 0 0 1 0 0 0 0
11 0 0 1 0 1 1 0 0 1 0 0 0 1
12 0 0 1 1 0 0 0 0 1 0 0 1 0
13 0 0 1 1 0 1 0 0 1 0 0 1 1
. . . . . . . . . . . . . . 54
Le transcodeur D.C.B. 7 segments 7447.
Ce transcodeur traduit visuellement un nombre binaire codé en entrée

(4 bits).
Chaque segment (LED) est allumé ou éteint en fonction du nombre à

visualiser.
D C B A
a
D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0 f b
g
1 0 0 0 1 0 1 1 0 0 0 0 7447
e c
2 0 0 1 0 1 1 0 1 1 0 1 d
. . . . . . . . . . . . a b c d e f g
55
II – Les circuits d’aiguillage
II.1 – Les multiplexeurs :
A D0 D1 S
Exemple : Le multiplexeur 2 vers 1. 0 0 0 0
D0 0 0 1 0
D1 Multiplexeur S 0 1 0 1
Sortie
0 1 1 1
Informations
1 0 0 0
A Adresse 1 0 1 1
C’est un circuit à 2N entrées d’informations, N
1 1 0 0
entrées d’adresses et une sortie.
Il redirige sur la sortie l’entrée sélectionnée à 1 1 1 1
l’aide des bits d’adresses.
A = 0 Ö S = D0 A \ D0D1 00 01 11 10
A = 1 Ö S = D1
0 0 0 1 1
S = A D0 + A D 1 1 0 1 1 0 56
D0
S
D1
A D0
Le multiplexeur 4 vers 1 :
D1 Multiplexeur S
B A = 00 Ö S = D0 D2
B A = 01 Ö S = D1 D3
B A = 10 Ö S = D2
B A = 11 Ö S = D3
B A V = 1 : Multiplexeur
S = V ( B A D0 + B A D1 + B A D2 + B A D3) V=0:S=0
57
D C B A S W
Le circuit intégré SN 74150 : X X X X 1 1
0 0 0 0 0 E0
E0 E1 E14 E15
0 0 0 1 0 E1
0 0 1 0 0 E2
D 0 0 1 1 0 E3
C 0 1 0 0 0 E4
74150 S
B 0 1 0 1 0 E5
A 0 1 1 0 0 E6
0 1 1 1 0 E7
1 0 0 0 0 E8
W 1 0 0 1 0 E9
1 0 1 0 0 E10
1 sortie complémentée. 1 0 1 1 0 E11
1 entrée de validation (active à 0). 1 1 0 0 0 E12
4 bits d’adresses. 1 1 0 1 0 E13
16 entrées d’informations. 1 1 1 0 0 E14
1 1 1 1 0 E15
S = 0 : Mode multiplexeur. 58
Les multiplexeurs à plusieurs sorties :
Ca = 1 (Cb = 0) Ö Sn = An
A1 B1 A2 B2 Cb = 1 (Ca = 0) Ö Sn = Bn
Ca
Cb
S1 = Ca A1 + Cb B1
S2 = Ca A2 + Cb B2
Sn = Ca An + Cb Bn
S1 S2 Octet à convertir
Applications :
A D D7
0
Conversion parallèle série. B W
C
Compteur 0 à 7
59
Générateur de fonctions.
On veut réaliser : X Y Z + X Y Z + X Y Z + X Y Z
Sortie du multiplexeur : W = D0 C B A + D1 C B A + D2 C B A + D3 C B A
+ D4 C B A + D5 C B A + D6 C B A + D7 C B A
0 1 1 1 0 0 1 0
Z A D0 D7
Y B W
X C
Aucun câblage de portes !
60
II.2 – Les démultiplexeurs :
Exemple : Le démultiplexeur 1 vers 2.
S1 A D S1 S2
D Démultiplex. 0 0 0 0
Information S2 0 1 1 0
Sorties 1 0 0 0
A Adresse 1 1 0 1
C’est un circuit à 1 entrée d’informations, N entrées d’adresses et 2N
sorties.
Il redirige l’entrée d’information sur l’une des sorties sélectionnée à
l’aide des bits d’adresses.
A = 0 Ö S1 = D et S2 = 0 S1 = AD
A = 1 Ö S2 = D et S1 = 0 S2 = AD
61
D
S1
S2
A
S0
Le démultiplexeur 1 vers 4 :
Démux S1
B A = 00 Ö S0 = D S S2
B A = 01 Ö S1 = D S3
B A = 10 Ö S2 = D
S0 = BA D
B A = 11 Ö S3 = D
S1 = BA D
S2 = BA D B A
S3 = BA D
62
Application : Liaison multiplex.
E0 R0
Adresses Adresses
E1 R1
E2 Transmission série R2
Haut débit
En-1 Rn-1
Multiplexeur Démultiplexeur
63
III – Les circuits de comparaison
III.1 – Les comparateurs :
Exemple : Le comparateur à 2 éléments binaires (2 e.b.).

1 sortie « plus grand que ».
S1 S2 S3
1 sortie « plus petit que ».
a b a>b a<b a=b
1 sortie « égalité ».
0 0 0 0 1 a
0 1 0 1 0 S2
1 0 1 0 0
1 1 0 0 1 b
S1
S1 = a b
S2 = a b
S3 = a + b
S3
Méthode lourde à partir de
2 mots de 2 bits ! 64
A0 A1 A2 A3
Le circuit intégré 7485 :
A' > B' A >B

Comparaison de 2 mots
A' = B' 7485 A =B
de 4 bits (A et B) avec
entrées de mise en A' < B' A <B
cascade. Comparaison Sorties
inférieure
B0 B1 B2 B3
Comparaison de deux octets A et B :
A0 A1 A2 A3 A4 A5 A6 A7
0 A >B
1 7485 7485 A =B
0 A <B
Retenues
antérieures B0 B1 B2 B3 B4 B5 B6 B7 65
III.2 – Les contrôleurs et générateurs de clé de parité :
Exemple : Information globalement impaire sur 2 bits.

a1 a0 S
0 0 1
S=a + b
0 1 0
1 0 0
1 1 1 S1 S2 ST
0 0 1
Information globalement impaire sur 4 bits :
0 1 0
S1 = 0 : Nombre impaire de 1 dans (a0, a1) 1 0 0
S2 = 0 : Nombre impaire de 1 dans (a2, a3)
a0 Ö nombre total : pair Ö ST = 1 1 1 1
0
aT S1
1
a2 ST
66
a3 S2
A SP
SI
Contrôleur et générateur de clé de 74180
H
parité sur 8 bits :
8 bits d’informations.
2 entrées de parité. EP
2 sorties paire/impaire. EI
Nombre de 1 Entrée Entrée Sortie Sortie

sur A,B,C...H paire EP impaire EI paire SP impaire SI
Pair 1 0 1 0
Impair 1 0 0 1
Pair 0 1 0 1
Impair 0 1 1 0
Quelconque 1 1 0 0
Quelconque 0 0 1 1 67
Fonctionnement en contrôleur et générateur de clé de parité :
{
8 SP2
SI2
74180
SP1
{ 74180
SI1
EP2
EI2
Contrôleur de
clé de parité
EP1 = 1 Générateur de
EI1 = 0 clé de parité
Émission : Nombre pair de 1 (8bits) (EP1=1 et EI1=0) Ö SP1=1 et SI1=0
Réception : Nombre pair de 1 (EP2=1 et EI2=0) Ö SP2=1 et SI2=0 OK

Nombre impair de 1 (EP2=1 et EI2=0) Ö SP2=0 et SI2 = 1 Erreur
Valable également pour un nombre impair de 1 sur les 8 bits. 68

IV – Les circuits arithmétiques
IV.1 – L’élément de base : Le demi-additionneur.
Calcul sur deux éléments binaires.

S=A + B Somme
A B S C C = A.B Retenue
0 0 0 0
Le demi additionneur additionne deux
0 1 1 0
bits mais ne tient pas compte de la
1 0 1 0 retenue précédente.
1 1 0 1
A
B 1/2 Add. S
A
S
B
C
C
69
IV.2 – L’additionneur complet : Exemple :
Ci-1 Ai Bi Si Ci C 2 C 1 C 0
A 2 A 1 A 0
0 0 0 0 0
+ B 2 B 1 B 0
0 0 1 1 0 C 2 S 2 S 1 S 0
0 1 0 1 0
0 1 1 0 1 L’addionneur complet additionne deux
bits Ai et Bi plus la retenue précédente
1 0 0 1 0
Ci-1 et donne une somme Si et une
1 0 1 0 1 retenue Ci.
1 1 0 0 1
1 1 1 1 1
Ci-1 \ BiAi 00 01 11 10 Ci-1 \ BiAi 00 01 11 10

0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
Si = Ai + Bi + Ci-1 Ci = Ci-1 Ai + Ci-1 Bi + Ai Bi 70
Ai Si
Bi
Ci-1
Ci
Structure en demi additionneurs : Ci-1

Ai
Bi 1/2 Add. 1/2 Add.
S'i = Ai + Bi Si = Ai + Bi + Ci-1
C'i = Ai Bi C''i = Ci-1 (Ai + Bi)
Ci = Ci-1 (Ai + Bi ) + Ai Bi ??? OR ou XOR

71
??
Ci = Ci-1 (Ai + Bi ) + Ai Bi = Ci-1 (Ai + Bi ) + Ai Bi Ci-1
Ai Add.
complet Si
Addition sur n bits : Bi 1 bit
An-1 An-2 ...............A1A0 + Bn-1 Bn-2 ...............B1B0 Ci

= C n-1 Sn-1 Sn-2 ...............S1S0
S0 S1 S2 Sn-1
C-1 C0 C1 Cn-2
A0 A1 A2 An-1
Add. Add. Add. Add.
B0 1 bit B1 1 bit B2 1 bit Bn-1 1 bit
C0 C1 C2 Cn-1 72
Le circuit intégré 7483 (additionneur parallèle) :
A3A2A1A0
Addition de 2 mots de 4
bits (A et B) avec
entrées de mise en C3 7483 C-1
cascade. Sorties Retenue
précédente
S3S2S1S0 B3B2B1B0
Addition de deux octets A et B :
A7A6A5A4 A3A2A1A0
Le résultat est
C3 codé sur 9 bits
C-1
C7 7483 7483 S0 à S7 et C7.
Masse
S7S6S5S4 B7B6B5B4 S3S2S1S0 B3B2B1B0
73
La retenue anticipée :
La propagation de la retenue ralentit le calcul de l’additionneur !
Ci = Ci-1 (Ai + Bi ) + Ai Bi
C0 = A0 B0 = F(A0 , B0) : Pas besoin de S0 pour le calcul de C0

C1 = C0 (A1 + B1 ) + A1 B1 = F(A0 , B0 , A1 , B1) : Pas besoin de S0, S1
C2 = f (A0 , B0 , A1 , B1 , A2 , B2) A1 B1 A0 B0 A0 B0
C-1
Calcul Calcul
C1 C0
A2 B2 A1 B1 A0 B0
Calcul Calcul Calcul

S2 S1 S0
74
IV.3 – Le soustracteur : 0 1 1 0 +6
Un soustracteur se réalise à
partir d’un additionneur à 7483 A3A2A1A0
l’aide du complément à 2.
C3 = 1 S3S2S1S0 B3B2B1B0 C-1 = 0
rejeté
6 – 3 = 6 + (-3) = 6 + CPL2 (-3)
0 0 1 1 1 1 0 1 CPL2(-3)
C-1 = 0
0 1 1 0 +6
7483 A3A2A1A0
C3 = 1 S3S2S1S0 B3B2B1B0 C-1 = 1
rejeté
6 – 3 = 6 + (-3) = 6 + CPL1 (-3) + 1
0 0 1 1 1 1 0 0 CPL1(-3) 75
C-1 = 1
0 1 1 0
L’additionneur / soustracteur :
A3 A3 A2 A2 A1 A1 A0 A0
S = A+B ou A-B selon les
états de SUB et ADD.
C3 7483 A3 A2 A1 A0 C-1
S3 S2 S1 S0 B3 B2 B1 B0
ADD = 1, SUB = 0 Ö additionneur

( portes 2, 4, 6, 8 bloquées). 12 11 10 9
ADD = 0, SUB = 1 Ö soustracteur

8 6 4 2 SUB
(portes 1, 3, 5, 7 bloquées).
7 5 3 1 ADD
Registre de mémoire (les variables
directes ou complémentées sont B3 B3 B2 B2 B1 B1 B0 B0
accessibles). 1 0 1 0 0 1 0 1 76
IV.4 – L’additionneur DCB :
Si la somme est inférieure à 9 l’additonneur DCB est égal à

additionneur binaire.
Sinon , une correction de + 6 C3 S3 S2 S1 S0
est nécessaire. 0 1 0 1 0 10
Cas en sortie de l’additionneur 0 1 0 1 1 11
donnant lieu à une correction : 0 1 1 0 0 12
0 1 1 0 1 13
X =1 Ö Correction 0 1 1 1 0 14
Ö X = C3 + S3 (S1 + S2)
0 1 1 1 1 15
1 0 0 0 0 16
1 0 0 0 1 17
Somme maximale en DCB Ö 1 0 0 1 0 18
77
Représentation D.C.B.
X : Report vers C3 7483 A3A2A1A0 Additionneur

l'additionneur de de rang
S3S2S1S0 B3B2B1B0
rang supérieur inférieur
Représentation D.C.B.
7483 A3A2A1A0
Σ3Σ2Σ1Σ0 B3B2B1B0
Résultat DCB sur Σ Correcteur
X = 1 : Correction de +6
X = 0 : Correction de 0
78
IV.5 – L’unité arithmétique et logique (ALU) :
Circuit permettant tous les calculs logiques et binaires sur 4 bits.
M = 1 Ö Logique.
M = 0 Ö Arithmétique.
S3, S2, S1, S0 : A

configurer par soft.
79
Les circuits séquentiels
Un circuit séquentiel est un circuit pour lequel un état des variables

d’entrées peut engendrer plusieurs états des sorties (lié à un état
mémoire par exemple).
L’état des sorties dépend des entrées mais également des états
précédents du circuit.
80
I – La fonction mémoire
I.1 – Définitions :
Régime permanent stable : Le circuit reste dans le même état et ne

peut être modifié que par une action sur les entrées.
Régime permanent instable : Le circuit évolue sans jamais atteindre

d’états stables (oscillations 0, 1, ….).
Régime transitoire : Le circuit évolue vers un nouveau régime qui peut

être permanent ou transitoire.
Pour qu’une fonction binaire soit une fonction mémoire, il faut et il

suffit qu’il existe trois groupes distincts de combinaisons de variables
tels que :
- Toute combinaison d’un groupe entraîne S = 0.
- Toute combinaison d’un groupe entraîne S = 1.
- Toute combinaison d’un groupe entraîne Sn+1 = Sn.
Le circuit de mémorisation le plus simple est appelé bascule. 81
I – La fonction mémoire
La fonction de commutation est définie telle que :
e1 (t) e2 (t) s (t) s (t + τ) ϕ

0 0 0 0 0
ϕ = 1 si s(t+τ) ≠ s(t)
0 1 0 1 1
1 1 0 1 1 ϕ = 0 si s(t+τ) = s(t)
1 0 0 0 0 (fonction mémoire).
0 0 1 0 1
0 1 1 0 1
1 1 1 1 0
1 0 1 1 0
s(t+τ) et s(t) symbolisent deux états de la même sortie à des instants

différents (notés également Sn et Sn+1).
82
II – Les types de bascules
4 types de bascules : E Ö Effacement.
I Ö Inscription.
E I Sn+1 E I Sn+1
0 0 Sn Mémoire 0 0 Sn Mémoire
0 1 1 Mise à 1 0 1 1 Mise à 1
1 0 0 Mise à 0 Mise à 0
1 0 0
1 1 1 Inscription Effacement
prioritaire 1 1 0
prioritaire
E I Sn+1 E I Sn+1
0 0 Sn Mémoire 0 0 Sn Mémoire
0 1 1 Mise à 1 0 1 1 Mise à 1
1 0 0 Mise à 0 1 0 0 Mise à 0
1 1 Sn Sans 1 1 Sn Changement
priorité prioritaire 83
II.1 – La bascule RS :
R
La bascule RS NOR. 1 Qn
R = 1 et S = 0 Ö Qn+1 = 0 et Q’n+1 = 1
R = 0 et S = 1 Ö Q’n+1 = 0 et Qn+1 = 1
R = 0 et S = 0 Ö Qn+1 = Qn et Q’n = Qn S 2 Q’n
R = 1 et S = 1 Ö Qn+1 = 0 et Q’n+1 = 0
R S Qn+1 Q'n+1 - R Ö Reset, S Ö Set.

- Signaux actifs à 1.
0 0 Qn Qn Mémoire - Sorties complémentées sauf
0 1 1 0 Mise à 1 pour R = S = 1.
- Cas ambiguë si les entrées
1 0 0 1 Mise à 0
passent de R = S = 1 à R = S = 0.
1 1 0* 0 * Effacement
prioritaire
84
La bascule RS NAND. S
1 Qn
R = 1 et S = 0 Ö Qn+1 = 1 et Q’n+1 = 0
R = 0 et S = 1 Ö Q’n+1 = 1 et Qn+1 = 0
R = 1 et S = 1 Ö Qn+1 = Qn et Q’n = Qn
R = 0 et S = 0 Ö Qn+1 = 1 et Q’n+1 = 1 R 2 Q’n
- R Ö Reset, S Ö Set.
- Signaux actifs à 0 (R, S).
R S Qn+1 Q'n+1
- Sorties complémentées sauf
1 1 Qn Qn Mémoire pour R = S = 0.
Mise à 1 - Cas ambiguë si les entrées
1 0 1 0
passent de R = S = 0 à R = S = 1.
0 1 0 1 Mise à 0
0 0 1* 1 * Inscription
prioritaire 85
S
Chronogramme
R
(RS NOR) :
Qn
S Mem. R Mem. R Mem. S Mem.
II.2 – La bascule RSH :
En portes NOR : H = 1 Ö Bascule RS NOR.
H = 0 Ö Mémoire. H R S Qn+1 Q'n+1
R
R Qn 1 0 0 Qn Qn
1 0 1 1 0
H 1 1 0 0 1
S Q’n 1 1 1 0* 0*
S 0 X X Qn Qn
H synchronise les entrées : R et S deviennent entrées synchrones. 86
En portes NAND : H = 1 Ö Bascule RS NAND.
H = 0 Ö Mémoire.
H R S R S Qn+1 Q'n+1
S S
Qn 1 0 0 1 1 Qn Qn
H 1 0 1 1 0 1 0
1 1 0 0 1 0 1
R Q’n
1 1 1 0 0 1* 1*
R
0 X X 1 1 Qn Qn
R et S redeviennent actifs à 1.
H
Chronogramme
(RSH NOR) : R
S
Qn
S Mem. R Mem. S Me. S 87
II – Les types de bascules P
Entrées de forçages : S
Clear (C) et Preset (P) : Qn
Entrées asynchrones
H
(indépendantes de H).
C = 0 ; P = 1 Ö Qn+1 = 0
Q’n
P = 0 ; C = 1 Ö Qn+1 = 1 R
H R S P C Qn+1 Q'n+1 C
1 0 0 1 1 Qn Qn Mémoire
mémoire P
1 0 1 1 1 1 0 Mise à 1à 1
mise
1 1 0 1 1 0 1 Mise à 0à 0
mise S
Qn
1 1 1 1 1 1* 1* Ambiguë
ambiguë H RSH
X X X 0 1 1 0 Forçage
forçage àà 11 R Q’n
X X X 1 0 0 1 Forçage
forçage àà 00
X X X 0 0 1* 1* interdit
Interdit C
0 X X 1 1 Qn Qn mémoire
Mémoire 88
R
II.3 – La bascule D Latch (verrou) : R Qn
Basule RSH avec D = S = R H
H D Qn+1
D=S S Qn
0 X Qn Mémoire
1 0 0 Mise à 0 D Qn
D
H = 1 Ö Q recopie D.
1 1 1 Mise à 1 Latch
H = 0 Ö Mémoire. H Qn
Chronogramme :
Qn
89
Mem. D Mem. D Mem. D
II.4 – La bascule RSH Maître Esclave :
Les bascules peuvent être mises en cascades afin de réaliser des
compteurs ou des registres à décalages (exemple de la division par 2).
R Q1 Q3
H Maître Esclave
H
Q4
S Q2
H = 1 Ö Le maître est transparent : Les entrées R et S imposent les

valeurs sur Q1 et Q2 (acquisition).
H = 0 Ö L’esclave est verrouillé (mémoire).
H = 0 Ö Le maître est verrouillé (mémoire).

H = 1 Ö L’esclave recopie les sorties du maître (acquisition). 90
Exemple : R = 1 et S = 0.
H = 1 Ö Maître transparent et esclave verrouillé.

Ö Q1 = 0; Q2 = 1.
Ö Q3 et Q4 inchangées.
H = 0 Ö Maître verrouillé et esclave transparent.

Ö Q1 = 0; Q2 = 1 (inactives).
Ö Q3 = 1; Q4 = 0.
Le maître est sensible tant que H = 1 (des variations de R et S

entraînent des variations sur Q1 et Q2). Par contre le changement d’état
sur les sorties Q3 et Q4 a lieu sur le front descendant de H (dès que H =
0).
La structure de la bascule RSH Maître Esclave en portes NAND existe

également et donne les mêmes résultats.
91
II.5 – La bascule JK :
C’est une bascule Maître Esclave avec deux entrées supplémentaires

et un rebouclage des sorties sur les entrées.
J Qn
H Bascule 1 Bascule 2
K
Qn
J = 0 et K = 0 Ö Qn et Qn conservées à la prochaine impulsion de H.

J = 0 et K = 1 Ö Qn+1 = 0 et Qn+1 = 1 à la prochaine impulsion de H.
J = 1 et K = 0 Ö Qn+1 = 1 et Qn+1 = 0 à la prochaine impulsion de H.
J = 1 et K = 1 Ö Qn et Qn changent d’état à la prochaine impulsion de H.
92
J K H Qn+1 Q'n+1 La structure à base de
bascules Maître Esclave
0 0 1 Qn Qn Mémoire
en portes NAND existe
0 1 1 0 1 Mise à 0 également et donne les
1 0 1 1 0 Mise à 1 mêmes résultats.
1 1 1 Qn Qn Inversion (Toggle)
X X 0 Qn Qn Mémoire
II.6 – Les bascules déclenchables :
Contrairement à la bascule JK Maître Esclave (sensible sur la durée d’un

état de H), la bascule est sensible aux variations des entrées
uniquement au moment du front d’horloge (montant ou descendant).
Ce principe permet d’éviter les perturbations et les effets des variations

imprévues. 93
La bascule JK Edge Triggered :
J, K : Entrées synchrones. R, S : Entrées de forçage
H : Horloge active sur front descendant. asynchrones actives à 0.
S R J K H Qn+1 Q'n+1
1 1 X X 0 Qn Qn Mémoire
S
1 1 X X 1 Qn Qn Mémoire
J 1 1 0 0 Qn Qn Mémoire
JK Qn
H Edge 1 1 0 1 0 1 Mise à 0
K Qn 1 1 1 0 1 0 Mise à 1
1 1 1 1 Qn Qn Inversion
R 0 1 X X X 1 0 Forçage à 1
1 0 X X X 0 1 Forçage à 0
0 0 X X X * * Interdit
94
Chronogramme :
H
J
K
Qn
Inv. Inv. Mà0 Mem. Mem. Mà1 Inv. Inv.

On ne tient compte des états de J et K que sur le front descendant de
l’horloge.
On peut facilement remplacer une bascule JK en une bascule D en
imposant :
J = 0 ; K = 1 Ö Qn+1 = 0 et Q’n+1 = 1 au prochain front de H.
D=J=K
J = 1 ; K = 0 Ö Qn+1 = 1 et Q’n+1 = 0 au prochaine front de H.
95
La bascule D Edge Triggered :
D : Entrée synchrone. R, S : Entrées de forçage
H : Horloge active sur front montant. asynchrones actives à 0.
S
S R D H Qn+1 Q'n+1
D D Qn 1 1 X 0 Qn Qn Mémoire
Edge 1 1 X 1 Qn Qn Mémoire
H
Qn
1 1 0 0 1 Mise à 0
1 1 1 1 0 Mise à 1
R 0 1 X X 1 0 Forçage à 1
Q recopie D sur le front 1 0 X X 0 1 Forçage à 0
montant de H (mémoire
sinon). 0 0 X X * * Interdit
96
Chronogramme :
Qn Latch
D Mem. D Mem. D Mem. D Mem. D Mem. D Mem. D
Qn Edge
Mà1 Mà0 Mà0 Mà1 Mà0 Mà1
Q recopie D sur le front montant de H ≠ Q recopie D quand H = 1.
97
III – Les compteurs et décompteurs
III.1 – Définitions :
Un compteur par N (ou modulo N) est un système séquentiel possédant
N états stables et pouvant passer de l’un à l’autre sous l’influence d’une
impulsion.
Un compteur synchrone est un compteur pour lequel tous les

basculements sont simultanés.
Un compteur asynchrone est un compteur pour lequel les étages

basculent successivement les uns après les autres.
1
Plus petit compteur (bistable) : S 1
1 S
1 bistable Ö Compteur modulo 2. J Q
D Q
N bistables Ö Compteur modulo 2N. H
H Q K Q
R
1R 1 98
H
QD
Q JK
La période des signaux est deux fois plus élevée que l’horloge. Ce
montage est appelé diviseur par 2 (de fréquence) ou compteur par 2.
III.2 – Les compteurs asynchrones (à propagation) :

Dans un compteur asynchrone, chaque bascule est montée en diviseur
par 2 (bistable).
Chaque bascule fait commuter la bascule suivante.
99
QD QC QB QA imp. Compteur binaire asynchrone modulo 16 :
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
4 bascules Ö 16 états.
0 0 1 1 3
QA passe de 1 à 0 Ö QB change d'état.
0 1 0 0 4
QB passe de 1 à 0 Ö QC change d'état.
0 1 0 1 5
QC passe de 1 à 0 Ö QD change d'état.
0 1 1 0 6
0 1 1 1 7
Toutes les bascules sont montées en
1 0 0 0 8
diviseur par 2.
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
0 0 0 0 16 Õ Recyclage 100
Structure en bascules JK actives sur front descendant :
1 1 1 1
M.S.B L.S.B
S 1 S 1 S 1 S 1
QD J QC J QB J QA J
H H H H H externe
Q K Q K Q K Q K
R R R R
1 1 1 1
H
QA %2
QB %4
QC
%8
QD
%16
Chaque bascule
introduit un retard. 101
Structure en bascules D actives sur front montant :
On récupère le front montant actif pour les bascules sur les sorties
complémentées.
1 1 1 1
M.S.B L.S.B
S S S S
QD D QC D QB D QA D H externe
H H H H
Q Q Q Q
1 R 1 R 1 R 1 R
H
QA
%2
QB
%4
QC
%8
QD
%16 102
Compteur binaire asynchrone :
- Bascules montées en diviseur par 2.
- Front descendant actif ÖQ reliée à H (bascule suivante).
- Front montant actif Ö Q reliée à H (bascule suivante).
- Comptage sur les sorties Q.
QC QB QA imp.
Compteur à cycle incomplet :
0 0 0 0
Il suffit de réaliser un compteur à 0 0 1 1
cycle complet (2N) et d’actionner 0 1 0 2
les RAZ asynchrones.
0 1 1 3
1 0 0 4
Exemple : Modulo 6 (0 à 5).
1 0 1 5
On détecte l’état 6 et on 1 1 0 6 Õ Remise à 0
actionne les entrées R. 1 1 1 7
0 0 0 8 Õ Recyclage
103
État 6 : QCQBQA = 110 Ö On envoie QCQBQA vers les entrées R.
Ou : Première fois que QC = QB = 1 Ö QCQB vers les entrées R.
M.S.B 1 1
L.S.B
1
S 1 S 1 S 1
QC J QB J QA J
H H H
Q K Q K Q K
R R R
QCQB = 0 pour la première

fois dans l’état 6.
Pour un compteur à décade (0 à 9) Ö 10 états stables Ö Remise à zéro

dans l’état 10 (1010).
Attention si les entrées de Remise à zéro sont actives à l’état haut ! 104
Décompteur binaire asynchrone :
QC QB QA imp. Décompteur binaire asynchrone modulo 8.
1 1 1 0
1 1 0 1
1 0 1 2 3 bascules Ö 8 états.
QA passe de 0 à 1 Ö QB change d'état.
1 0 0 3 QB passe de 0 à 1 Ö QC change d'état.
0 1 1 4
0 1 0 5 Toutes les bascules sont montées en
0 0 1 6 diviseur par 2.
0 0 0 7
1 1 1 8 Õ Recyclage
105
Structure en bascules JK actives sur front descendant :
On récupère le front descendant actif pour les bascules sur les sorties
complémentées.
M.S.B 1 1 L.S.B 1
S 1 S 1 S 1
QC J J J
QB QA H externe
H H H
Q K Q K Q K
R R R
1 1 1
H
QA
%2
QB
%4
QC %8 106
Décompteur binaire asynchrone :
- Bascules montées en diviseur par 2.
- Front descendant actif ÖQ reliée à H (bascule suivante).
- Front montant actif Ö Q reliée à H (bascule suivante).
- Décomptage sur les sorties Q.
Fréquence maximale de travail :
Chaque bascule introduit un retard tB lors de sa commutation (le temps

de propagation d’une bascule est le l’ordre de quelques dizaines de ns).
La période TH de l’horloge doit donc être telle que :

TH > N tB Ö FH < 1 /( N tB ) pour N bascules.
tB = 24 ns ; N= 4 Ö Fmax = 10, 4 MHz.

tB = 24 ns ; N= 6 Ö Fmax = 6, 9 MHz.
107
Le circuit intégré 7493 : Compteur asynchrone 4
bits avec remise à zéro.
M.S.B. 1 1 1 L.S.B 1
Q3 S 1 Q2 S 1 Q1 S 1 Q0 S 1
Q J Q J Q J Q J
H H H H
Q K Q K Q K Q K CP0
R R R R
CP1
MR1
MR2
7493 CP1
CP1 CP0
7493
CP0
MR1 MR2 Q3 Q2 Q1 Q0
MR1 MR2 Q3 Q2 Q1 Q0 Montage en compteur par 10. 108
III.3 – Les compteurs synchrones (parallèle) QD QC QB QA imp.
0 0 0 0 0
Dans un compteur synchrone, toutes les
0 0 0 1 1
bascules commutent simultanément. Il
0 0 1 0 2
faut donc anticiper les changements
0 0 1 1 3
d’horloge.
0 1 0 0 4
Compteur binaire synchrone modulo 16 : 0 1 0 1 5
0 1 1 0 6
4 bascules Ö 16 états. 0 1 1 1 7
1 0 0 0 8
QA diviseur par 2. 1 0 0 1 9
1 0 1 0 10
QB conserve son état sauf quand QA = 1 1 0 1 1 11
(au prochain front, QB changera d'état). 1 1 0 0 12
1 1 0 1 13
QC conserve son état sauf quand QA = QB 1 1 1 0 14
= 1 (au prochain front, QC changera 1 1 1 1 15
d'état). Recyclage Ö 0 0 0 0 16109
Structure en bascules JK :
Le fait que la bascule soit active sur un front montant ou descendant

n’intervient plus dans le raisonnement.
Toutes les bascules reçoivent le même signal d’horloge.
J = K = 0 Ö La bascule conserve son état.

J = K = 1 Ö La bascule s'inverse au prochain front.
On utilise des portes ET afin de préparer les conditions de

basculement avant le front d’horloge.
Cette méthode ne permet pas la synthèse à l’aide de bascules D.
110
1 1 1 1
M.S.B. L.S.B. S 1
S S S
QD J QC J QB J QA J
H H H H
Q K Q K Q K Q K H externe
R R R R
1 1 1 1
H
QA %2
QB %4
QC
%8
QD
%16
Un seul retard tB introduit quelque soit le nombre de bascules. 111
QD QC QB QA imp.
Décompteur binaire synchrone modulo 16 :
1 1 1 1 0
4 bascules Ö 16 états. 1 1 1 0 1
1 1 0 1 2
QA diviseur par 2. 1 1 0 0 3
1 0 1 1 4
QB conserve son état sauf quand QA = 0 1 0 1 0 5
(QA = 1) (au prochain front, QB changera 1 0 0 1 6
d'état). 1 0 0 0 7
0 1 1 1 8
QC conserve son état sauf quand QA = QB =
0 1 1 0 9
0 (QA = QB = 1) (au prochain front, QC
0 1 0 1 10
changera d'état).
0 1 0 0 11
Idem pour QD. 0 0 1 1 12
0 0 1 0 13
0 0 0 1 14
0 0 0 0 15
Recyclage Ö 1 1 1 1 16112
1 1 1 1
M.S.B. L.S.B.
S S S S 1
QD J QC J QB J QA J
H H H H
Q K Q K Q K Q K H externe
R R R R
1 1 1 1
Compteur binaire synchrone :

- QA, QB, QC, QD et leurs combinaisons en portes ET sur les
entrées J et K des bascules (comptage sur les sorties Q).
Décompteur binaire synchrone :

- QA, QB, QC, QD et leurs combinaisons en portes ET sur les
entrées J et K des bascules (comptage sur les sorties Q). 113
Structure d’un compteur / décompteur binaire synchrone :
On ajoute une variable supplémentaire de comptage :

- Comp = 1 Ö Comptage Ö Envoie des Qi vers les portes ET.
- Comp = 0 Ö Décomptage Ö Envoie des Qi vers les portes ET.
Le circuit de sélection est un multiplexeur 2 vers 1 :
Qi
Sorties des
bascules S
Qi
Vers les
Comp portes ET
114
Compteur / décompteur binaire synchrone :
B A
1 1 1 1
S S S S 1
QD J QC J QB J QA J
H H H H
Q K Q K Q K Q K
R R R R
1 1 1 1
vers B vers A
mult. mult. mult.
Comp
Seule l’action sur la variable Comp permet le passage du comptage au

décomptage. 115
Compteur préréglable :
PL = 1 Ö Fonctionnement synchrone.
PL = 0 Ö Chargement asynchrone (prioritaire) d'une valeur.
PC PB PA
Chargement :
Pc = 1 1
QC S QB S QA S
Ö S=0 , R=1
Ö Qc=1 , Qc=0 Q J Q J Q J
H H H
Pc = 0 Q K Q K Q K
Ö S=1 , R=0 R R R
Ö Qc=0 , Qc=1
116
PL
PL P3 P2 P1 P0
Compteur synchrone 4 bits avec CPU

remise à zéro et chargement TCU
CPD 74193
parallèle.
TCD
CPU et CPD : Horloge de
comptage et décomptage. MR Q3 Q2 Q1 Q0
MR : Réinitialisation (MR = 1
Öcompteur bloqué à 0000). P3 P2 P1 P0
Q3….Q0 : Sorties du compteur. PL 0 1 0 1
P3….P0 : Entrées parallèles.
TCU TCD : Retenues de comptage CPU = 1 TCU
et de décomptage. CPD 74193
PL : Chargement parallèle
asynchrone. TCD
MR
Montage en décompteur modulo 6. Q3 Q2 Q1 Q0 117
Méthode de synthèse d’un compteur synchrone :
Exemple : Compteur binaire modulo 6 (3 bascules).
Réalisation en bascules JK avec QC QB QA JC JB JA

J = K.
0 0 0 0 0 1
Au prochain front :
0 0 1 0 1 1
J = K = 0 Ö Mémoire.
J = K = 1 Ö Changement d'état. 0 1 0 0 0 1
0 1 1 1 1 1
1 0 0 0 0 1
Remise à 0 synchrone
1 0 1 1 0 1
But : déterminer les états de J et K à placer avant le front d’horloge Ö

Problème combinatoire (exprimer les entrées J et K en fonction des
sorties).
118
QC \ QBQA 00 01 11 10 QC \ QBQA 00 01 11 10
0 0 1 1 0 0 0 0 1 0
1 0 0 X X 1 0 1 X X
JB = KB = QC QA JC = KC = QB QA + QC QA
1 JA = K A = 1
1 1
M.S.B S L.S.B 1
S S
QC Q J QB Q J QA Q J
H H H
Q K Q K Q K
R R R
1 1 1
119
Réalisation en bascules JK avec J et K quelconques.
Au prochain front :
J = 1 , K = 1 Ö Inversion.
J = 0 , K = 0 Ö Mémoire. QC QB QA JC KC JB KB JA KA
J = 0 , K = 1 Ö Mise à 0.
J = 1 , K = 0 Ö Mise à 1.
0 0 0 0 X 0 X 1 X
0 0 1 0 X 1 X X 1
0 1 0 0 X X 0 1 X
Remise à 0
synchrone 0 1 1 1 X X 1 X 1
1 0 0 X 0 0 X 1 X
1 0 1 X 1 0 X X 1
120
QC \ QBQA 00 01 11 10 QC \ QBQA 00 01 11 10
0 0 1 X X 0 X X 1 0
1 0 0 X X 1 X X X X
JB = QC QA KB = QA
QC \ QBQA 00 01 11 10 QC \ QBQA 00 01 11 10
0 0 0 1 0 0 X X X X
1 X X X X 1 0 1 X X
JC = QB QA KC = QA
JA = K A = 1
121
1 1
M.S.B. 1 L.S.B.
S S S 1
QC QB QA
Q J Q J Q J
H H H
Q K Q K Q K
R R R
1 1 1
La table de vérité est plus longue à établir mais le schéma logique est
plus simple.
122
Réalisation en bascules D.
QC QB QA DC DB DA
Q recopie D au prochain
0 0 0 0 0 1
front.
0 0 1 0 1 0
Remise à 0 0 1 0 0 1 1
synchrone 0 1 1 1 0 0
1 0 0 1 0 1
DA = Q A 1 0 1 0 0 0
QC \ QBQA 00 01 11 10 QC \ QBQA 00 01 11 10
0 0 0 1 0 0 0 1 0 1
1 1 0 X X 1 0 0 X X
DC = QB QA + QC QA DB = QB QA + QC QB QA
123
Les compteurs circulaires :
On appelle compteur circulaire un compteur pour lequel la sortie de la

dernière bascule est rebouclée sur l’entrée de la première.
Compteur en anneau Ö Rebouclage de la sortie Q.
Compteur en anneau à base de bascules D :
1 1 1 1
S S S S
Q3 Q2 Q1 Q0
D Q D Q D Q D Q
H Q H Q H Q H Q
R R R R
1 1 1 1
124
Différences avec un compteur normal : Q3 Q2 Q1 Q0 imp.
- N bascules pour un modulo N.
- Chaque sortie a pour fréquence 1 0 0 0 0
F / N (F fréquence de H). 0 1 0 0 1
0 0 1 0 2
Le problème de ce compteur réside 0 0 0 1 3
dans le chargement initial d’un état 1. 1 0 0 0 4
H
%4
Q3
%4
Q2
%4
Q1
Q0 %4
125
Compteur en anneau à base de bascules JK :
1 1 1S 1S
S S
Q3 Q2 Q1 Q0
J Q J Q J Q J Q
H H H H
K Q K Q K Q K Q
R R R R
1 1 1 1
Compteur Johnson Ö Rebouclage de la sortie Q.
Pour cette structure, l’état logique 1 se charge directement à partir de

la sortie complémentée.
126
Q3 Q2 Q1 Q0 imp.
0 0 0 0 0
Différences avec un compteur normal :
1 0 0 0 1
- N bascules pour un modulo 2N.
1 1 0 0 2
- Chaque sortie a pour fréquence
1 1 1 0 3
F / 2N (F fréquence de H).
1 1 1 1 4
0 1 1 1 5
0 0 1 1 6
0 0 0 1 7
0 0 0 0 8
1S 1 S 1 S 1 S
Q3 Q2 Q1 Q0
D Q D Q D Q D Q
H Q H Q H Q H Q
R R R R
1 1 1 1
127
H
%8
Q3
Q2 %8
Q1 %8
Q0 %8
Pour un compteur Johnson, si N = 5, on obtient un compteur modulo

10 encore appelé anneau de Regener. Chaque sortie a pour fréquence
F/10.
128
III.4 – Les compteurs en cascades :
Exemple du compteur par 1000 :
Deux solutions sont possibles :

- 10 bascules en cascades (210 = 1024) Ö Trouver les équations.
- 3 compteurs DCB en cascades Ö 1 afficheur 7 segments par
compteur.
L.S.B M.S.B L.S.B M.S.B L.S.B M.S.B
A B C D A B C D A B C D
HH
H = QD H = QD
compteur synchrone compteur synchrone compteur synchrone
modulo 10 modulo 10 modulo 10
(4 bascules JK) (4 bascules JK) (4 bascules JK)
Unités Dizaines Centaines 129
Horloge externe : Horloge des unités.
MSB des unités : Horloge des dizaines.
MSB des dizaines : Horloge des centaines.
Fonctionnement :
- Le compteur des unités passe de 9 à 0 Ö le MSB crée un
front descendant et incrémente le compteur des dizaines.
- Le compteur des dizaines passe de 9 à 0 Ö le MSB crée un
front descendant et incrémente le compteur des centaines.
L’ensemble du compteur est asynchrone.
Pour des bascules actives sur front montant c’est la sortie

complémentée du MSB qu’il faut relier aux horloges.
130
IV – Les Registres
Un registre est une association linéaire de plusieurs bascules servant à
mémoriser des information ou à les décaler.
Chaque bascule matérialise une position mémoire pouvant recevoir un

bit. Un registre se caractérise par :
- Son nombre de positions mémoire.
- Son mode de lecture et d’écriture (chargement) des
informations.
Ecriture parallèle; lecture parallèle Ecriture parallèle; lecture série
Ecriture série; lecture parallèle Ecriture série; lecture série 131

IV.1 – Les registres de mémoire :
Pour ces registres, le chargement et la lecture s’effectuent en parallèle.

D5 D4 D3 D2 D1 D0
Registre de mémoire 6 bits avec remise à 0 : CP
Le chargement s’effectue sur un seul coup MR 74174
d’horloge.
D4 D3 D2 D1 Q5 Q4 Q3 Q2 Q1 Q0
D5 D0
1 1 1 1 1 1
S S S S S S
D Q D Q D Q D Q D Q D Q
H H H H H H
R R R R R R
MR
CP
Q5 Q4 Q3 Q2 Q1 Q0 132
IV.2 – Les registres à décalages :
Ce sont des circuits utilisés pour transférer des données d’un registre
à un autre un bit à la fois : le contenu de la cellule i se transfère dans la
cellule i-1.
Ecriture série / lecture série :
A chaque front montant, la sortie d’une bascule recopie son entrée

c’est à dire la sortie de la bascule précédente.
1 1 1
S S S
Entrée Q2 Q1 Q0 Sortie
D Q D Q D Q
H Q H Q H Q
R R R
1 1 1 133
- Q2 = 0 Ö J1 = 0; K1 = 1 Ö Q1 = 0 au prochain front.
- Q2 = 1 Ö J1 = 1; K1 = 0 Ö Q1 = 1 au prochain front.
La porte inverseuse en entrée permet de charger la valeur d’entrée sur

la sortie de la première bascule.
1 1 1S
S S
Entrée Q2 Q1 Q0 Sortie
J Q J Q J Q
H H H
K Q K Q K Q
R R R
1 1 1
134
A
Ecriture série / lecture parallèle :
B 74164
Le circuit intégré 74164 : CP
Registre à décalage 8 bits avec remise à

zéro : Le produit logique AB se décale tous
Q Q Q Q
les fronts montants de CP. Il faut 8 fronts MR 0 1 ......................... 6 7
pour charger un octet.
1 1 1 1
S S Q =D S Q =D S
A Q0 = D1 1 2 6 7 Q7
D Q D Q D Q D7 Q
B
H Q H Q H Q H Q
MR R R R R
CP
Q0 Q1 Q6 Q7 135
Ecriture parallèle / lecture série :
Registre à décalage 8 bits.
Le chargement parallèle s’effectue à l’aide des entrées asynchrones et

est prioritaire.
Le décalage série est synchrone et s’effectue sur chaque front.
Ce registre possède également une entrée série Ds (synchrone).
P0 P1 ............. P6 P7
Ds
Q7
CP 74165
Q7
PL 136
P0 P1 P7
S Q S Q S
0 1 Q
S Q S Q S Q 7
H H H
Q Q Q7
R R R Q
CP R R R
Ds
P0 = 1 Ds = 1
PL Ö S=0 , R=1 Ö S=1 , R=0
Ö Q0=1 , Q0=0 Ö Q0=1 , Q0=0 (front)
Chargement Chargement
parallèle (PL=0) : P0 = 0 et décalage Ds = 0
Ö S=1 , R=0 série (PL=1) : Ö S=0 , R=1
Ö Q0=0 , Q0=1 Ö Q0=0 , Q0=1(front) 137
Ecriture parallèle / lecture parallèle :
Le fonctionnement de ce registre correspond à celui du registre de

mémoire (exemple 74178).
Registre universel :
Un registre universel est un registre offrant toutes les possibilités de

lecture et d’écriture :
- Entrée série.
- Sortie série.
- Entrées parallèles.
- Sorties parallèles.
138
Les mémoires et circuits
logiques programmables
139
I – Les mémoires
On appelle mémoires des circuits pouvant enregistrer, stocker et
restituer des informations binaires. Elles peuvent être à accès sélectif
(temps d'accès identique pour toutes les cases mémoire) ou
séquentiel (temps d'accès dépendant de la localisation des cases).
I.1 – Les mémoires vives (RAM) :
Les mémoires vives (Random Access Memory) sont des mémoires

volatiles : l'information stockée est conservée que si le circuit est sous
tension. La majorité des mémoires à semi-conducteurs est volatile,
alors que la totalité des mémoires magnétiques est rémanente.
Dans une RAM, il est aussi facile de lire que d’écrire une donnée. On
distingue :
- Des RAM statiques (SRAM) dont les cellules sont des
bistables.
- Des RAM dynamiques (DRAM) dont les cellules sont des
capacités (ce qui nécessite une opération de rafraîchissement). 140
I – Les mémoires
I.2 – Les mémoires mortes (ROM) :
Les mémoires mortes (Read Only Memory) sont des circuits pour
lesquels le nombre d'opérations de lecture est très supérieur au
nombre d'opérations d'écriture. Techniquement, les données dans une
mémoire morte sont écrites (programmées) une seule fois et sont
conservées en absence d’alimentation.
On distingue :
- MROM (Masked ROM) : L'écriture des données est effectuée

une fois pour toute par le fabricant suivant les spécifications du client.
On utilise un masque pour établir les interconnexions électriques.
- PROM (Programmable ROM) : La programmation n’est pas

faite en usine mais par l'utilisateur à l'aide d'un appareil. Une fois
programmée, une PROM ne peut être ni effacée, ni reprogrammée.
141
I – Les mémoires
Parmi les PROM, on distingue :
- PROM à fusibles : La programmation se réalise par

destruction physique d'un ou plusieurs fusibles contenus sur la puce
de silicium. Ces mémoires sont programmées une fois pour toutes.
- EPROM (Erasable PROM) : Le processus de programmation

est réversible et la mémoire programmée peut à nouveau être rendue
vierge à tout instant.
- OTPROM (One Time PROM) : Ce sont des EPROM dans

lesquelles on a inhibé la possibilité d'effacement pour une raison
technologique liée généralement au coût de fabrication. Ces mémoires
ne sont pas effaçables (même si sur la puce elles en avaient la
possibilité initialement).
142
I – Les mémoires
Parmi les EPROM, on distingue :
- UVPROM (PROM effaçables aux UV) : Ces mémoires se

programment électriquement et s'effacent par exposition aux UV. Leur
boîtier est muni d'une fenêtre en quartz permettant l’exposition.
- EEPROM (Electrically Erasable PROM) : Ces mémoires se

programment électriquement et s'effacent par niveaux de tensions. De
plus, l'effacement dure environ 10 ms par rapport à 20 minutes pour
une UVPROM.
- EEPROM FLASH : Ces mémoires sont effaçables et

programmables électriquement. Par rapport aux EEPROM, elles sont
plus rapides (en terme de programmation et d'effacement).
Les EEPROM autorisent l'effacement sélectif d'un octet quelconque,

les FLASH EEPROM ne permettent que l'effacement total de la mémoire.
143
I – Les mémoires
Classification générale Mémoires mortes.
des PROM :
MROM PROM
programmables par masque. programmables par l'utilisateur.
PROM à EPROM ou OTPROM ou EPROM

fusibles. PROM effaçables. programmables une seule fois.
UVPROM ou EEPROM ou EEPROM Flash

PROM effaçables PROM effaçables effaçables
aux UV. électriquement. électriquement.
144
Contenu Adresse
I – Les mémoires mot 0 000
I.3 – Principes de fonctionnement : mot 1 001

mot 2 010
Un boîtier mémoire possède :
mot 3 011
- Des adresses (permettant de repérer
la localisation physique de la donnée). mot 4 100
- Des données pouvant être mot 5 101
mémorisées (écriture) ou récupérées (lecture).
- Des signaux de commandes pour lire mot 6 110
ou écrire les informations. mot 7 111
On définit également la capacité de la mémoire qui est la quantité de

bits que l’on peut mémoriser. Sa capacité est un multiple du Kilo ou du
Méga :
- 1 KO = 2 10 = 1024 octets.
- 1 MO = 2 20 = 1 048 576 octets.
- 1 octet = 8 bits (1 byte).
145
I – Les mémoires
L’EPROM 2716 :
EPROM permettant de stocker 2 Kilo octets de données.

27 Ö EPROM.
16 Ö 8 bits de données (D0 à D7).
x 2 K de zone mémoire (11 bits d’adresses (A0 à A10)).
(2K = 2048 = 211).
5V 5V
D7 OE : Output Enable.
Bits A10 Vcc Vpp CE : Chip Enable.
d’adresses Bits de Vcc : Tension d’alimentation.
A0 2716 Données Vpp : Tension de programmation.
OE = 0
CE = 0 D0
Lecture d’une donnée (Vpp = 5V) :

- Placer l’adresse désirée sur les lignes A0 à A10.
- Placer les signaux OE et CE à 0.
- L’octet placé à l’adresse est alors présent sur D0 à D7. 146
I – Les mémoires
Ecriture d’une donnée (Vpp = 25V) :
- Placer OE à 1.
- Appliquer le mot de 8 bits sur D0 à D7.
- Appliquer sur CE une impulsion de 50 ms.
5V 25 V
Bits A10 D7
Vcc Vpp
d’adresses Bits de
A0 2716 Données
OE = 1
CE D0
50 ms
La zone mémoire varie de : 00000000000 à 11111111111.
000 à 7FF.
147
I – Les mémoires
Structure générale : Exemple d’un boîtier 16 x8.
A0 Colonne 0
1 parmi registre 0 registre 4 registre 8 registre12
Ligne 0
A1
4 E E
Décodeur de
registre 1 registre 5 registre 9 registre13
lignes
registre 2 registre 6 registre10 registre14
Décodeur de
registre 3 registre 7 registre11 registre15
colonnes
A2
A3 1 parmi
4
A1A0 = 00 Ö Ligne 0 A3A2 = 00 Ö Colonne 0
- 16 registres 8 bits. A1A0 = 01 Ö Ligne 1 A3A2 = 01 Ö Colonne 1
- 4 bits d’adresses. A1A0 = 10 Ö Ligne 2 A3A2 = 10 Ö Colonne 2
- 2 entrées de validation. A1A0 = 11 Ö Ligne 3 A3A2 = 11 Ö Colonne
1483
I – Les mémoires
La RAM 2114 :
RAM permettant de stocker 1 Kilo mot de 4 bits.

Ö 4 bits de données (E/S0 à E/S3).
Ö 1 K de zone mémoire (10 bits d’adresses (A0 à A9)).
Bits A9 E / S3
d’adresses E / S2 Bits de L/E = 0 : Lecture / Ecriture.
2114
A0 E / S1 données CE : Chip Enable.
CE
E / S0
L/E
Lecture d’une donnée :
- Placer L/E à 1.
- Placer CE à 0.
- Le mot apparaît sur S0 à S3.
Principe identique en écriture avec L/E = 0 et le mot présent sur E0 à E3149
.
I – Les mémoires
Applications :
Stockage des données et des programmes informatiques.
Transcodage. A6 D7
EPROM
Exemple d’un transcodeur 128 X 8
binaire vers DCB (0 à 99) :
A0 D0
Adresse : Octet de sortie :
code binaire code DCB
Entrée Ö Nombre binaire de (0000000)2 à (1100011)2 codés sur 7 bits.

Sortie Ö Equivalent DCB de (00000000) à (10011001) codés sur 8 bits.
L’intégralité du transcodeur peut être réalisé en programmant

simplement une ROM 128 X 8. 150
I – Les mémoires
Zone mémoire : Exemple d’une zone de 8 KO (13 bits d’adresses et 8
bits de données).
- 1 seul boîtier de 8 KO Ö Problème pour les grandes zones.
- Plusieurs boîtiers en série (4 boîtiers de 2K).
Chaque boîtier de 2KO (2716) possède 11 bits d’adresses. Les 2 bits

d’adresses restants gèrent 1 décodeur d’adresse 1 parmi 4.
A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0000 0 0 0 0 0 0 0 0 0 0 0 0 0
07FF 0 0 1 1 1 1 1 1 1 1 1 1 1
0800 0 1 0 0 0 0 0 0 0 0 0 0 0
0FFF 0 1 1 1 1 1 1 1 1 1 1 1 1
1000 1 0 0 0 0 0 0 0 0 0 0 0 0
17FF 1 0 1 1 1 1 1 1 1 1 1 1 1
1800 1 1 0 0 0 0 0 0 0 0 0 0 0
1FFF 1 1 1 1 1 1 1 1 1 1 1 1 1151
I – Les mémoires
Structure générale :
Bus de données (8 bits)
3-états 3-états 3-états 3-états
µ Proc. Mémoire Mémoire Mémoire Mémoire

2716 2716 2716 2716
R/W A0..A10 CS A0..A10 CS A0..A10 CS A0..A10 CS

Bus
A11 A12 = 00 d’adresses
A11 A11 A12 = 01 (13 bits)
Décodage A11 A12 = 10
A 12 d’adresse A11 A12 = 11
152
II – Les circuits programmables
Les circuits logiques programmables (PLD pour Programmable Logic
Device) sont des circuits permettant de réaliser des fonctions logiques
sans aucun câblage de la part de l’opérateur.
On distingue :
- PAL (Programmable Array Logic) : Ces circuits sont

constitués de réseaux de portes ET et OU (appelés PLA) câblées de
façon à produire des sorties dont l'expression booléenne est une
somme de produits de plusieurs entrées.
L'utilisateur peut détruire les liaisons entre les entrées logiques et les
portes ET et OU de façon à obtenir la fonction désirée. Une fois
programmé un PAL ne peut être ni effacé ni reprogrammé.
- PLA : Seule la matrice ET est programmable.
- FPLA (Field PLA) : Les matrices ET et OU sont programmables.
-FPLS (Field Programmable Logic Sequencer) : PAL contenant
des registres (fonctionnement séquentiel). 153
- EPLD (Erasable Programmable Logic Device) : Ces circuits
logiques sont programmables électriquement et effaçables aux
ultraviolets.
- GAL (Generic Array Logic) : Ces circuits sont programmables

et effaçables électriquement.
- LCA (Logic Cell Array) : Ce sont de gros ensembles de blocs

logiques élémentaires (de 2000 à 10000 portes) que l'utilisateur peut
interconnecter pour réaliser la ou les fonctions logiques voulues.
- FPGA (Field Programmable Gate Array) : Ce sont les circuits

logiques les plus évolués et comprenant le plus de portes. Les circuits
les plus récents sont les FPGA à anti-fusibles programmables
électriquement mais non effaçables.
154
PLD
Circuits logiques programmables
PAL GAL EPLD LCA / CPLD ou FPGA

(FPLA, FPLS) effaçables effaçables FPGA à anti-
élect. aux UV. effaçables élect. fusibles
PAL à PAL CMOS

fusibles effaçables
élect.
De façon générale, on parle de SPLD (Simple PLD) pour des circuits de

type PAL, de CPLD (Complex PLD) pour des circuits faisant dialoguer
entre eux des circuits de types SPLD et de FPGA pour les circuits de
structures très complexes. 155
Nombre de portes Fréquence de travail (MHz)
106
103
105
104
103 102
102
10
1 10
1975 1980 1985 1990 1995 2000 1985 1990 1995 2000
Années Années
II.1 – Les circuits PAL :
Les connexions entre les portes étant nombreuses, on adopte la

convention suivante pour une meilleure lisibilité :
abc
a
b a.b.c a.b.c
c Contact 156
I1
I1
F1
F4 S S
F5
I2
F8
Fusible
I2
I1
Exemple de la fonction XOR :
Initialement, tous les
contacts sont établis et la
programmation consiste
à faire sauter les fusibles I1 I2 + I1 I2
I
à l’aide d’une surtension. 2
Contacts détruits
157
Exemple d’un PLA (matrice ET programmable, matrice OU fixe) :
I3 I2 I1 I0 d c b a
P
I0 I0 0 Réseau OU fixe P0 Réseau OU fixe
Réseau ET P15 Réseau ET P15

programmable F3 F2 F1 F0 programmable F3 F2 F1 F0
F3 = P0+P1+P2+P3 F1 = P8+P9+P10+P11 F0 = abc + abc + abc F1 = abcd + abcd
158
F2 = P4+P5+P6+P7 F0 = P12+P13+P14+P15 F2 = abc + abc + abc + abc F3 = ab + ab
Exemple d’un FPLA (matrice ET et OU programmables) :
I15 I3 I2 I1 I0 Réseau OU programmable
P0
F0 = I0 I1 I2 + I0 I1 I2
F1 = I0 I1 I15 + I0 I1 I2
F2 = I1 I3 + I1 I2 + I0 I15 + I0 I1 I2
F3 = F2
Inverseur commandé :
ES
Fusible
F
P15 F=SE+SE
Réseau ET
programmable Avec fusible Ö E = 0 Ö F = S
Sans fusible Ö E = 1 Ö F = S
159
F0 F1 F2 F3
Les circuits PAL sont constitués d’un réseau PLA se terminant par une
structure plus ou moins complexe :
Exemple : Le circuit PAL 22V10.
Le multiplexeur 4 vers 1 met en

circuit ou non la bascule D et permet
d’inverser ou pas les signaux.
Le multiplexeur 2 vers 1 permet de

réinjecter soit la sortie, soit l’entrée
du buffer de sortie vers le réseau
programmable.
160
Structure générale du 22V10 :
…………… 161
Décodage des références :
PAL CE XX AB YY C ZZ DEF
PAL : Circuit PAL. C : Consommation.

CE : Version MOS ZZ : Vitesse.
XX : Nombre d’entrées. DEF : Boîtier, gamme.
AB : Structure de sortie.
YY : Nombre de sorties.
Type Désignation Type Désignation
H Combinatoire à logique R A registre
positive
L Combinatoire à logique RA A registre
négative asynchrone
X Registre ET OU exclusif V Versatile (multiplex.)
Exemples : Les circuit PAL 16R8H15PC ou PAL 22V10. 162

II.2 – Les circuits GAL :
A la base, les technologies de connexions des circuits PAL ne

permettent pas leurs reprogrammations.
La technologie des circuits GAL est appelée MOS à grille flottante. Ce

sont donc des circuits programmables et effaçables électriquement.
Références du circuit :
GAL XX AB YY
XX : Nombre d’entrées.
AB : Structure de sorties.
YY : Nombre de sorties.
GAL est en fait une marque déposée de la société Lattice et ce genre

de circuits devrait être appelé PAL MOS.
163
II.3 – Les circuits CPLD :
Un CPLD est approximativement une association de plusieurs PLD

connectés entre eux par une matrice d’interconnexions. Le taux
d’intégration est donc plus élevé que pour un circuit de type PAL.
La technologie de connexion utilisée

est généralement de l’EEPROM ou de
l’EPROM FLASH ce qui rend ces
circuits effaçables et programmables
électriquement.
164
II.4 – Les circuits FPGA :
Ce sont les circuits qui ont le taux d’intégration le plus élevé (supérieur
à 100 000 portes). Les blocs logiques sont plus nombreux mais plus
simples que pour les CPLD. Ils nécessitent donc d’importantes
ressources de routage.
Bloc logique
Actel.
Bloc logique
Xilinx.
165
Deux technologies de connexion sont possibles :
- FPGA SRAM : La configuration des connexion est contenue

dans une RAM et peut être modifiée lors du fonctionnement. Par contre,
cette configuration est perdue hors alimentation.
- FPGA à anti fusibles : Ces circuits sont programmables

électriquement mais non effaçables. La programmation consiste à
enlever de la matière isolante. La configuration est maintenue sans
alimentation.
166

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Un système numérique est un ensemble de dispositifs et de circuits

Signal analogique : Représentation Signal numérique : Le signal est

Système hybride : Système dans lequel interviennent des grandeurs

2745, 214 = 2. 103 + 7. 102 + 4. 101 + 5. 100 + 2. 10-1 + 1. 10-2 + 4. 10-3

Il possède 2 éléments 0 et 1 appelés bits (binary digit).

(1011,101)2 = 1. 23 + 0. 22 + 1. 21 + 1. 20 + 1. 2-1 + 0. 2-2 + 1. 2-3

N bits Ö2N possibilités 110 ..

Il possède 16 éléments de 0 à F (0..9, A, B, C, D, E, F).

(1A,2)16 = 1. 161 + A. 160 + 2. 16-1

Les principes précédents 0 10 20 90 A0

(11011,1)2 = 1. 24 + 1. 23 + 0. 22 + 1. 21 + 1. 20 + 1. 2-1 = (27,5)10

16 = 24 Ö Regroupements de 4 bits à partir de la virgule.

0001 1100, 1010 = (11100,1010)2 (6B,C)16

(A27,4)16 = A. 162 + 2. 161 + 7. 160 + 4. 16-1 = (2599,25)10

Décimal vers hexadécimal : 423 16

8 = 23 Ö Regroupements de 3 bits à partir de la virgule.

010 110, 100 = (10110,1)2 (135,6)8

(745,4)8 = 7. 82 + 4. 81 + 5. 80 + 4. 8-1 = (485,5)10

Décimal vers octal : 127 8

III – Les codes poids

Initialement, ce code sur 7 bits comprenait 87 caractères minimum :

III.3 – Les codes détecteurs d’erreurs :

Ils sont destinés à donner des informations permettant au récepteur de

Ces codes permettent de détecter 0 ou 1 erreur mais ne permettent

Il contient deux groupes contenant un seul 1 d’ou la possibilité de

Seuls 4 cas sont possibles :

Éventuellement : 1 + 1 + 1 = 1 et une retenue de 1 !

Ne pas confondre l’addition binaire et l’opérateur logique OU !

En arithmétique signé, un bit de signe S est nécessaire tel que :

Notation en grandeur exacte :

Notation en complément à 1 (restreint) :

Le complément à 1 correspond à complémenter chaque bit du 22

Inversement, quand un nombre négatif est codé en complément à 2

Intervalle de variation : 7 bits de codage + 1 bit de signe.

N bits de codage + 1 bit de signe : de 2N – 1 à –2N.

IV.5 – Problèmes de dépassement :

Exemple : 7 bits de codage et 1 bit de signe.

Le résultat doit pouvoir être codé sur le nombre de bits utilisés !

1001 11 1010 100

IV.9 – Les opérations en hexadécimal :

C’est une algèbre proposé en 1854 par Gorges Boole ne faisant

Une variable booléenne représente un niveau de tension sur un fil et

Si, à l’état logique 1, on associe le niveau de tension le plus élevé, le

Si, à l’état logique 1, on associe le niveau de tension le plus bas, le

C’est un tableau représentant tous les états possibles des sorties en

V.3 – Les opérateurs de bases :

L’algèbre de Boole possède 3 opérateurs logiques permettant de

L’opérateur ET (AND) noté . :

V.4 – Trois autres opérateurs logiques :

L’opérateur NON OU (NOR) (OU suivi d’une porte NON) :

L’opérateur OU exclusif (XOR) : A S = A+B A

Lois liées aux opérateurs de base :

Lois de commutativité : Lois d’associativité :

Le complément d’une somme logique entre plusieurs variables est

Ces relations s’appliquent à des variables binaires ou des expressions

Il devient toujours possible de transformer un opérateur ET en OU

V.8 – Simplification des fonctions binaires :

Table de vérité Table de Karnaugh