TD4 - 2021
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Embedded Systems »
ème
4 Année GE – ENSA
2020/2021
Travaux Dirigés IV
I – FPGA et VHDL
Chapitre 5 : VHDL Description procédurale
Exercice 3 : Démultiplexeur
émultiplexeur 1 à 4
Considérons le schéma bloc ci-dessous
ci d'un démultiplexeur 1 à 4 d’entrées (SEL "2bits" et
Enable "1bit") et de sortie Y (4bits). Ecrire le code de la description VHDL en mode séquentiel
de ce système via l’utilisation d’un process.
Exercice 4 : Décodeur
écodeur d'adresse
Considérons le schéma bloc ci-dessous
ci d'un décodeur d'adresse d’entrée Adresse (8bits) et
de sorties (CS_A, CS_B et CS_C).
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Ecrire le code de la description VHDL en mode séquentiel de ce système via l’utilisation d’un
process.
Le tableau ci-dessous
dessous montre les deux options de détection d’un front d’horloge
(montant/descendant) via l’utilisation de l’attribut CLK’event.
Exercice 8 : Registre
egistre 4 bits ayant un reset asynchrone et un set
synchrone
Soit un registre 4 bits ayant un reset asynchrone, un set synchrone
ainsi qu'une entrée de validation (enable). Lorsque cette entrée est
active, l'état du registre est remis à jour, sinon l'état est maintenu.
mai La
table de fonctionnement de ce registre est donnée ci-dessous :
Lorsque la sortie vaut Q, cela veut dire que le registre garde son état présent. Ecrire le code
de la description VHDL de ce système.
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