TD4 - 2021

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Systèmes Embarqués «Embedded

Embedded Systems »
ème
4 Année GE – ENSA
2020/2021

Travaux Dirigés IV
I – FPGA et VHDL
Chapitre 5 : VHDL Description procédurale

Exercice 1 : Additionneur 1 bit


Considérons un additionneur 1bit d’entrées (A et B) et de sorties (S "Somme" et R
"Retenue"). Ecrire le code de la description VHDL en mode séquentiel de ce système via
l’utilisation d’un process.
Exercice 2 : Additionneur 2 bit
Considérons un additionneur de deux nombre à 2bits d’entrées (x et y)) et de sortie s (3bits).
Ecrire le code de la description VHDL en mode séquentiel de ce système via l’utilisation d’un
process.

Exercice 3 : Démultiplexeur
émultiplexeur 1 à 4
Considérons le schéma bloc ci-dessous
ci d'un démultiplexeur 1 à 4 d’entrées (SEL "2bits" et
Enable "1bit") et de sortie Y (4bits). Ecrire le code de la description VHDL en mode séquentiel
de ce système via l’utilisation d’un process.

Exercice 4 : Décodeur
écodeur d'adresse
Considérons le schéma bloc ci-dessous
ci d'un décodeur d'adresse d’entrée Adresse (8bits) et
de sorties (CS_A, CS_B et CS_C).

Lee plan d'adressage de ce décodeur est donné par le tableau ci-dessous:

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Ecrire le code de la description VHDL en mode séquentiel de ce système via l’utilisation d’un
process.

Exercice 5 : Compteur avec Remise à zéro (raz) synchrone et asynchrone


L'entrée raz sur un compteur est une entrée
entrée qui permet de mettre la valeur du compteur à
0. Elle peut être synchrone (prise ne compte seulement sur front d'horloge) ou asynchrone.
Ecrire le code de la description VHDL en mode séquentiel d’un compteur avec Remise à zéro
d’entrées (Clk, Raz) et de sortie
ortie Qs (4bits).

Exercice 6 : Bascule D synchrone et asynchrone


Considérons le schéma bloc ci-dessous
ci d’une bascule D avec des
entrées présélections de mise à zéro (CLK,
( RESET). Elle peut être
synchrone (prise ne compte seulement sur front d'horloge) ou
asynchrone.

Le tableau ci-dessous
dessous montre les deux options de détection d’un front d’horloge
(montant/descendant) via l’utilisation de l’attribut CLK’event.

Ecrire les deux codes de la description VHDL qui décrivent le fonctionnement de


d ce
système à savoir :
1. Synchrone.
2. Asynchrone.

Exercice 7 : Compteur 3 bits avec remise à zéro synchrone et asynchrone


Ecrire les deux codes de la description VHDL qui décrivent le fonctionnement d’un
d compteur
d’entrées (CLK, RESET) et de sortie Q (3
( bits) avec remise à zéro synchrone
ynchrone et asynchrone.

Exercice 8 : Registre
egistre 4 bits ayant un reset asynchrone et un set
synchrone
Soit un registre 4 bits ayant un reset asynchrone, un set synchrone
ainsi qu'une entrée de validation (enable). Lorsque cette entrée est
active, l'état du registre est remis à jour, sinon l'état est maintenu.
mai La
table de fonctionnement de ce registre est donnée ci-dessous :

Lorsque la sortie vaut Q, cela veut dire que le registre garde son état présent. Ecrire le code
de la description VHDL de ce système.
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