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    Examen Archi 2017 - 2018

    Transféré par

    Anas Maghrebi
    Ce document présente un examen sur l'architecture des ordinateurs composé de 4 exercices. L'exercice 1 concerne la complétion d'un schéma d'architecture interne d'un microprocesseur. L'exercice 2 porte sur le calcul de paramètres d'un microprocesseur donné. L'exercice 3 contient des questions sur le format d'instructions et l'adressage mémoire. L'exercice 4 traite de l'exécution pipelinée d'instructions.

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    Examen Archi 2017 - 2018

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    Examen Archi 2017_2018

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    Ce document présente un examen sur l'architecture des ordinateurs composé de 4 exercices. L'exercice 1 concerne la complétion d'un schéma d'architecture interne d'un microprocesseur. L'exercice 2 porte sur le calcul de paramètres d'un microprocesseur donné. L'exercice 3 contient des questions sur le format d'instructions et l'adressage mémoire. L'exercice 4 traite de l'exécution pipelinée d'instructions.

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    INSTITUT SUPERIEUR DES ETUDES TECHNOLOGIQUES DE CHARGUIA

    Département Technologies de l’Informatique


    Devoir de Synthèse
    ARCHITECTURE DES ORDINATEURS
    Niveau : 1ère année TI Date : 2 Janvier 2018
    Nombre de pages : 3 + Annexe Durée : 1 h 30
    Enseignantes : A.GHACHEM & A.TRIKI Documents non autorisés

    Il vous est demandé d’apporter un soin particulier à la présentation de votre copie.

    Exercice 1 : (2 Points)


    Compléter le schéma suivant sur la feuille fournie en annexe. Vous ne devez utiliser aucune
    abréviation, chaque terme doit être écrit en toutes lettres.

    Figure 1:Architecture interne du microprocesseur

    Exercice 2: (3.5 points)


    Soit un microprocesseur ayant une fréquence d’horloge de 2GHz.
    L’exécution de 2 instructions est illustrée comme suit :

    1 2 3 4 5 6 7 8 9
    Impulsions
    d’horloge

    Cycle de Cycle Cycle de Cycle


    recherche d’exécution recherche d’exécution

    Figure 2: Illustration de l’exécution de 2 instructions


    En justifiant vos réponses :
    1) Quel est le CPI (Cycles Par Instruction) de ce microprocesseur ?
    2) Quelle est la puissance de ce microprocesseur (MIPS)?
    3) Quelle est la durée d’un cycle machine (période) en nanosecondes ?
    4) Est-ce que ce microprocesseur a une architecture CISC ou RISC ? Pourquoi ?

    Examen d’Architecture des Ordinateurs A.U (2017-2018) 1/3


    Exercice 3: ( points)
    On considère un microprocesseur ayant un format et une longueur fixes des instructions où
    chaque instruction occupe deux mots mémoire. On considère que la mémoire est adressable par
    mot.
    On suppose que le microprocesseur est en phase de recherche d’une instruction située à
    l’adresse hexadécimale C5B42 de la mémoire centrale et qui a le format suivant :

    1100 1101 0011 1000 0110 1110 1001 1011

    Où :
    - 1100 1101: représente le code d’une opération d’affectation.
    - 001 : représente le mode d’adressage
    - 1100 0011: représente la désignation de l’accumulateur du microprocesseur
    - 0 1110 1001 1011 : représente la valeur 3739 en binaire qui sera placée dans l’accumulateur.
    N.B  : Pour cet exercice, les adresses seront exprimées en hexadécimal et non en binaire

    En justifiant vos réponses :


    1) Quelle est la taille du code opération ?
    2) Quelle est la taille du code opérande ?
    3) Quelle est la taille du jeu d’instructions de ce microprocesseur ?
    4) Quel est le contenu du registre d’adresse ?
    5) Vers quelle unité (commande ou traitement) sera dirigée l’information recherchée en
    mémoire centrale ?

    On suppose maintenant, que l’instruction est en phase d’exécution.


    6) Quelle est la taille et le contenu du registre d’instruction ?
    7) Quel est le contenu du compteur ordinal ?
    8) Où est placée l’opérande pour cette instruction ? En déduire le mode d’adressage
    correspondant à cette instruction ?
    9) Est-ce que ce microprocesseur a une architecture CISC ou RISC ? Pourquoi ?

    Examen d’Architecture des Ordinateurs A.U (2017-2018) 2/3


    Exercice 4: (points)
    On considère que l’exécution séquentielle de 3 instructions s’effectue, selon le modèle classique,
    conformément au schéma suivant, tel que chaque cycle machine a une durée de 2 ns (nano
    secondes).

    Figure 3: Exécution de 3 instructions selon le modèle classique

    On désire exécuter ces 3 instructions en pipeline


    1) Quel est le nombre d’étages de ce pipeline ?
    2) Tracez, sur la feuille fournie en annexe, le schéma d’exécution de ces 3 instructions en
    pipeline.
    3) Déterminez le gain en performance obtenu par le pipeline pour l’exécution de ces 3
    instructions
    4) Pour le même nombre de cycles machine nécessaire pour exécuter 3 instructions
    séquentiellement selon le modèle classique, combien d’instructions en pipeline auraient-
    elles pu être exécutées ?
    5) Mentionnez un problème pouvant dégrader la performance du pipeline.
    6) Mentionnez une solution autre que le modèle en pipeline qui permettrait de paralléliser
    l’exécution des instructions.

    Examen d’Architecture des Ordinateurs A.U (2017-2018) 3/3

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