El documento describe el funcionamiento de un circuito JK maestro-esclavo y un circuito D. Un circuito JK maestro-esclavo cambia de estado en cada pulso de reloj, lo que lo hace útil para contadores. Un circuito D copia el estado de su entrada D cuando el reloj Ck es 1 y mantiene el estado cuando Ck es 0. El documento también incluye diagramas de circuitos y tablas de verdad para los circuitos JK y D.
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El documento describe el funcionamiento de un circuito JK maestro-esclavo y un circuito D. Un circuito JK maestro-esclavo cambia de estado en cada pulso de reloj, lo que lo hace útil para contadores. Un circuito D copia el estado de su entrada D cuando el reloj Ck es 1 y mantiene el estado cuando Ck es 0. El documento también incluye diagramas de circuitos y tablas de verdad para los circuitos JK y D.
El documento describe el funcionamiento de un circuito JK maestro-esclavo y un circuito D. Un circuito JK maestro-esclavo cambia de estado en cada pulso de reloj, lo que lo hace útil para contadores. Un circuito D copia el estado de su entrada D cuando el reloj Ck es 1 y mantiene el estado cuando Ck es 0. El documento también incluye diagramas de circuitos y tablas de verdad para los circuitos JK y D.
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JK Master-Esclavo Su funcionamiento es :en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja
en la salida. principal-ordenador -amo-maestro-master seguidor-secundario-esclavo-slave
5V
Te k tro n ix P 1 2 3 4 G T
7 4S 1 0 N
7 4S 1 0 N
7 4S 0 0 N
74 S0 0 N
7 4S 1 0 N
7 4S 1 0 N
7 4S 0 0 N
74 S0 0 N
5V
74 L S0 4 D
1k 8 VCC 4 RST DIS THR TRI CON GND OUT 3
1 k 8 VCC 4 RST DIS THR TRI CON GND OUT 3
1 k 8 VCC 4 RST DIS THR TRI CON GND OUT 3
4.7 k
7 6 2 5
1 00
3 k
7 6 2 5
10 0
1 0k
7 6 2 5
10 0
1 F 50nF IC=0 V IC=0 V
L M5 5 5 CM
3 .3F 5 0 nF IC=0 V IC=0 V
L M5 5 5 CM
2F 1 0 nF IC=0 V IC=0 V
L M5 5 5 CM
Toggle Es un JK con la condicin J=K=T. En la versin master/slave cambia de estado en cada pulso de reloj, por lo que constituye el elemento de uso natural en contadores. Su tabla de verdad se reduce a los 2 renglones extremos del JK. Pr T Ck K Cr Q J Q
T 0 1
Qn+1 Ck=0 Qn Qn Ck=1 Qn Qn
Delay
Tiene una nica entrada D, adems del reloj Ck y su operacin consiste en que la salida copia el estado de la entrada cuando Ck=1 y lo mantiene cuando Ck=0. Su tabla de verdad se reduce a los 2 renglones centrales del JK. Pr D J Ck K Cr Q Q
