Universidad Tecnológica de Panamá

Facultad de Ingeniería Mecánica

Escuela de Aviación y Logística Howard

Estudiante:
Hudson, Michael 8-948-2154

Materia:
Digital I

Profesor:
Danilo Márquez

Tema de Investigación:
Flip-Flops

Fecha de Entrega:
Lunes, 11 de Mayo de 2020
 Índice
Introducción.......................................................................................................................................3
Concepto de Flip-Flops.......................................................................................................................4
Características principales..............................................................................................................4
Redes Sincrónicas y Asincrónicas.......................................................................................................5
Los contadores síncronos...............................................................................................................5
Los contadores asíncronos.............................................................................................................6
Flip-Flops Sincronizados por Reloj......................................................................................................7
Ideas Principales de los Flip-Flops..................................................................................................8
Características de Operación de los Flip-Flops.................................................................................10
Retardos de Propagación.............................................................................................................10
Tiempo de Establecimiento o Setup Time....................................................................................11
Tiempo de Mantenimiento o Hold Time......................................................................................11
Meta estabilidad..........................................................................................................................12
Frecuencia máxima de reloj.........................................................................................................12
Anchura de los impulsos..............................................................................................................12
Tipos de Flip-Flops............................................................................................................................13
Flip-Flop S-R o Set-Reset..............................................................................................................13
Flip-Flop J-K o Jump-Keep.............................................................................................................15
Flip-Flop D o Delay.......................................................................................................................17
Flip-Flop T o Toggle......................................................................................................................19
Flip-Flop Maestro/Esclavo............................................................................................................20
Disparo por Borde y por Nivel..........................................................................................................23
Disparo por borde........................................................................................................................23
Disparo por nivel..........................................................................................................................23
Registro de Carga.............................................................................................................................24
Serie-Serie....................................................................................................................................24
Paralelo-Serie...............................................................................................................................24
Serie-Paralelo...............................................................................................................................25
Conclusión........................................................................................................................................26
Bibliografía.......................................................................................................................................27
 Introducción
Todos los circuitos digitales utilizan datos binarios para funcionar correctamente, los
circuitos están diseñados para contar, sumar, separar, etc. los datos según nuestras
necesidades, pero por el tipo de funcionamiento de las compuertas digitales, los datos
presentes en las salidas de las mismas, cambian de acuerdo con sus entradas, y no hay
manera debitarlo, si las entradas cambian, las salidas lo harán también, entonces ¿Cómo
podemos hacer para mantener un dato o serie de datos en un lugar hasta que los
necesitemos? La respuesta son las memorias, básicamente son sistemas que pueden
almacenar uno o más datos evitando que se pierdan, hasta que nosotros lo consideremos
necesario, es decir, pueden variar su contenido a nuestra voluntad. El corazón de una
memoria son los Flip Flops, este circuito es una combinación de compuertas lógicas, A
diferencia de las características de las compuertas solas, si se unen de cierta manera, estas
pueden almacenar datos que podemos manipular con reglas preestablecidas por el circuito
mismo. Esta es la representación general par un Flip Flop (comúnmente llamado "FF").
 Concepto de Flip-Flops
Un flip-flop, también conocido en español como dispositivo biestable, es un circuito de tipo
multivibrador y secuencial que puede adquirir dos estados de manera indefinida, a menos
que se perturbe de alguna manera dicho circuito. Es un dispositivo ampliamente usado en el
almacenaje de datos e información en artículos digitales y electrónicos.

Los biestables se utilizan para el almacenamiento de pequeñas cantidades de datos,

llegando a poder almacenar un bit. Es por este motivo que se usan en cantidad para
contener los datos a través de un código binario de todo tipo de dispositivos digitales y
electrónicos, tales como contadores, máquinas de estado finitas, relojería, memorias de
computadoras y calculadoras, por mencionar algunos.
Características principales
 Asumen solamente uno de dos posibles estados de salida.
 Tienen un par de salidas que son complemento una de la otra.
 Tienen una o más entradas que pueden causar que el estado del Flip-Flop cambie.
 Redes Sincrónicas y Asincrónicas
Los contadores síncronos suelen consistir en un elemento de memoria, que se implementa
usando flip-flops y un elemento combinatorio, que es implementado tradicionalmente
mediante puertas lógicas. Las puertas lógicas son circuitos lógicos con uno o más
terminales de entrada y un terminal de salida, en el que la salida se conmuta entre dos
niveles de tensión determinados por una combinación de señales de entrada. El uso de las
puertas lógicas para la lógica combinacional suele reducir el costo de los componentes de
los circuitos del contador a un mínimo absoluto, por lo que sigue siendo un enfoque
popular.
Los contadores síncronos tienen un reloj interno, mientras que los asíncronos no. Como
resultado, todos los flip-flops en un contador síncrono son accionados simultáneamente por
un simple pulso de un reloj común. En un contador asíncrono, el primer flip-flop es
impulsado por un pulso desde un reloj externo y cada flip-flop sucesivo es impulsado por la
salida del flip-flop anterior en la secuencia. Esta es la diferencia esencial entre los
contadores síncronos y asíncronos.
Los contadores asíncronos, también conocidos como contadores de ondulación, son el
tipo más simple, que requieren menos componentes y menos circuitería que contadores
síncronos. Los contadores asíncronos son más fáciles de construir que sus contrapartes
síncronas, pero la ausencia de un reloj interno también presenta varias desventajas
importantes. Los flip-flops en un contador asíncrono cambian los estados en diferentes
momentos, por lo que los retrasos en el cambio de un estado a otro, conocidos como
retardos de propagación, se suman para crear un retardo global. Mientras más flip-flops
contenga un contador asíncrono, mayor será el retardo global.

Por lo general, los contadores asíncronos son menos útiles que los sincrónicos en los
sistemas complejos de alta frecuencia. Algunos circuitos integrados reaccionan más rápido
que otros, por lo que si un evento externo se produce cerca de una transición entre estados,
cuando algunos, sino no todos, los circuitos integrados han cambiado de estado, puede
introducir errores en el contador. Tales errores son difíciles de predecir debido a la
diferencia del tiempo variable aleatorio entre los eventos. Por otra parte, los retardos de
propagación pueden hacer que sea difícil de detectar, o decodificar, el estado de salida de
un circuito de contador asíncrono de forma electrónica.
 Flip-Flops Sincronizados por Reloj
En los sistemas síncronos, los tiempos exactos en los que cualquier entrada puede cambiar
de estados se determinan con base en una señal que se conoce comúnmente como reloj. Por
lo común, esta señal de reloj es un tren de pulsos rectangulares o una onda cuadrada, como
se muestra en la figura 5-16.
La señal del reloj se distribuye en todas las partes del sistema, y la mayoría de las salidas
del sistema pueden cambiar de estado solo cuando el reloj hace una transición. La figura 5-
16 muestra las transiciones que también se llaman flancos. Cuando el reloj cambia de un 0
a un 1 se le llama transición de pendiente positiva o PGT; cuando el reloj cambia de un 1
a un 0 se le llama transición de pendiente negativa o NGT.

La mayoría de los sistemas digitales son principalmente síncronos, ya que es mucho más
fácil para diseñar y diagnosticar fallas en los circuitos síncronos. El diagnostico de fallas se
facilita debido a que la salidas de los circuitos solo pueden cambiar en instantes específicos.
En otras palabras, casi todo se sincroniza con las transiciones de la señal de reloj.
La acción de sincronización de las señales de reloj se logra a través del uso de flip-flops
sincronizados por reloj, los cuales están diseñados para cambiar de estado en una de las dos
transiciones del reloj.
La velocidad a la que opera un sistema digital síncrono depende de la frecuencia con la que
ocurren los ciclos del reloj. Un ciclo de reloj se mide desde una PGT hasta la siguiente
PGT, o desde una NGT hasta la siguiente NGT. Al tiempo que se requiere para completar
un ciclo o segundos/ciclo se le conoce como periodo (T), como se muestra en la figura 5-
16 (b). Por lo general, se hace referencia a la velocidad de un sistema digital con base en el
número de ciclos de reloj que ocurre en 1s (ciclos/segundos), a lo cual se le conoce como
frecuencia (F) del reloj.
Ideas Principales de los Flip-Flops
1. Los Flip-Flops sincronizados por reloj tienen una entrada de reloj que, por lo
general, se identifica como CLK, CK o CP. Por lo general se utiliza CLK, como
muestra la figura 5-17. En la mayoría de los Flip-Flops sincronizados por reloj la
entrada CLK es disparada por flanco, lo cual significa que se activa mediante una
 transición de señal; esto indica la presencia de un pequeño triangulo en la entrada
CLK, lo cual contrasta con los latches, que se disparan por nivel.
a. La figura 5-17(a) es un FF con un pequeño triangulo en su entrada CLK para
indicar que esta entrada solo se activa cuando ocurre una transición de PGT;
ninguna otra parte del pulso de entrada tendrá efecto sobre la entrada CLK.
En la figura 5-17(b) el símbolo FF tiene una burbuja, así como un triángulo
en su entrada CLK. Esto significa que la entrada CLK se activa solo cuando
ocurre una transición PGT; ninguna otra parte del pulso de entrada tendrá
efecto sobre la entrada CLK.
2. Los FFs sincronizados por reloj tienen una o más entradas de control que pueden
tener varios nombres, dependiendo de su operación. Las entradas de control no
tendrán efecto sobre Q sino hasta que ocurra la transición activa del reloj. En otras
palabras, su efecto esta sincronizado con la señal que se aplica a CLK. Por esta
razón, se les conoce como entradas de control síncronas.
3. En resumen se puede decir que las entradas de control preparan a las salidas de FF
para cambiar, mientras que la transición activa en la entrada CLK dispara el cambio.
Las entradas de control controlan el QUE (es decir, a qué estado cambiará la
salida); la entrada CLK determina CUANDO.
 Características de Operación de los Flip-Flops
Retardos de Propagación
Se define como el intervalo de tiempo requerido para que se produzca un cambio en la
salida una vez que se ha aplicado una señal en la entrada. Existen distintas categorías de
retardos de propagación que son importantes en el funcionamiento de los flip-flops:
1. El retardo de propagación tPLH se mide desde el flanco de disparo del impulso de
reloj hasta la transición de nivel BAJO a nivel ALTO de la salida. Este retardo se
ilustra en la Figura 7.32(a).
2. El retardo de propagación tPHL se mide desde el flanco de disparo de impulso del
reloj hasta la transición de nivel ALTO a nivel BAJO de la salida. Este retardo se
ilustra en la Figura 7.32 (b).
3. El retardo de propagación tPLH medido desde la entrada de inicialización (preset)
hasta la transición de nivel BAJO a nivel ALTO de la salida. Este retardo se ilustra
en la Figura 7.33(a), para una entrada de inicialización activa a nivel BAJO.
4. El retardo de propagación tPHL medido desde la entrada de borrado (clear) hasta la
transición de nivel ALTO a nivel BAJO de la salida. Este retardo se ilustra en la
Figura 7.33 (b), para una entrada de borrado activa a nivel BAJO.

Tiempo de Establecimiento o Setup Time

El tiempo de establecimiento, setup time (tS) es el intervalo mínimo que los niveles lógicos
deben mantener constantes en las entradas (J y K, S y R o D) antes de que llegue el flanco
de disparo del impulso de reloj, de modo que dichos niveles sincronicen correctamente en
el flip-flop. Este intervalo, para el caso de un flip-flop
D, se muestra en la Figura 7.34.
Tiempo de Mantenimiento o Hold Time
El tiempo de mantenimiento, hold time (th) es el intervalo mínimo que los niveles lógicos
deben mantenerse constantes en las entradas después de que haya pasado el flanco de
disparo del impulso de reloj, de modo que dichos niveles se sincronicen correctamente en el
flip-flop. Esto se ilustra, para el caso de un flip-flop D, en la Figura 7.35.

Meta estabilidad
Es la capacidad de una electrónica digital
de sistema para mantenerse por tiempo
ilimitado en un equilibrio inestable o
meta estable estado. En los circuitos
lógicos digitales, un señal digital se
requiere que sea dentro de ciertos límites
de voltaje o corriente para representar un
'0' o '1' nivel lógico para el
funcionamiento del circuito correcta; Si
la señal está dentro de un rango
intermedio prohibido puede causar un
comportamiento defectuoso de puertas
lógicas se aplica la señal a. En los
estados meta estables, el circuito puede ser incapaz de resolver en un nivel estable '0' o '1'
lógico en el tiempo requerido para el funcionamiento del circuito apropiado.
Frecuencia máxima de reloj
La frecuencia máxima de reloj (fmáx) es la mayor velocidad a la que se puede disparar el
flip-flop de manera fiable. Para frecuencias del reloj por encima de la máxima, el flip-flop
puede ser incapaz de responder lo suficientemente rápido y su funcionamiento se vería
deteriorado.
Anchura de los impulsos
Usualmente, los fabricantes especifican la anchura mínima de los impulsos (tW) para un
funcionamiento adecuado de las entradas de reloj, inicialización y borrado. Típicamente, el
reloj se especifica mediante sus intervalos de tiempo mínimo para los niveles ALTO y
BAJO.
 Tipos de Flip-Flops
Flip-Flop S-R o Set-Reset
La figura 5-19 (a) muestra el símbolo lógico para un flip-flop sincronizado por reloj en S-R
que se dispara por el flanco de pendiente positiva de la señal del reloj. Esto significa que el
FF puede cambiar de estado solo cuando una señal que se aplica a su entrada de reloj
realiza la transición de 0 a 1. El FF no va a responder a las entradas S y R hasta que ocurre
la PGT en la señal del reloj.
La tabla de las funciones de la figura 5-19 (b) muestra cómo responderá la salida del FF a la
PGT en la entrada CLK para las diversas combinaciones de las entradas S y R. Esta tabla de
funciones utiliza cierta nomenclatura nueva. La flecha hacia arriba a) indica que se requiere
una PGT en CLK; la etiqueta Q0 indica el nivel en Q antes de la PGT. Esta nomenclatura se
utiliza a menudo por los fabricantes de circuitos integrados en las hojas de datos de los CIs.
Las formas de ondas de la figura 5-19 (c) ilustran la operación del FF S-R sincronizado por
reloj. Si suponemos que se están cumpliendo los requerimientos para el tiempo de
estabilización y el tiempo de retención e todos los casos, podremos analizar estas formas de
onda de la siguiente manera:
1. Al principio todas las
entradas son 0 y se asume
que la salida Q=0; esto es,
Q0=0.
2. Cuando ocurre la PGT del
primer pulso de reloj las
entradas S y R son ambas
0, por lo que FF no se ve
afectado y permanece en
el estado Q=0 o sea que
Q= Q0.
3. Al ocurrir la PGT del
segundo pulso de reloj la
entrada S ahora está a
nivel ALTO, mientras que
R sigue en nivel BAJO.
Por ende, el FF se establece para quedar en el estado 1 durante el flanco de subida
de este pulso de reloj.
4. Cuando el tercer pulso de reloj produce una transición positiva, encuentra que S=0 y
R=1, lo cual hace que el FF se borre para quedar en el estado 0.
5. El cuarto pulso establece el FF una vez más para quedar en el estado Q=1, ya que
S=1 y R=0 cuando ocurre el flanco positivo.
 6. El quinto pulso también encuentra que S=1 y R=0 cuando realiza una transición de
pendiente positiva. No obstante, Q ya se encuentra en nivel ALTO por lo que
permanece en ese estado.
7. La condición S=R=1 no debe utilizarse, ya que produce una condición ambigua.

La entrada CLK es la entrada de disparo, la cual hace que el FF cambie de estado de

acuerdo con el nivel de las entradas S y R cuando ocurre la transición activa del reloj.
La figura 5-20 muestra el símbolo y la tabla de funciones para un FF sincronizado por reloj
en S-R que se dispara con la transición de pendiente negativa en su entrada CLK. El
pequeño círculo y el pequeño triangulo en la entrada CLK indican que este FF se disparara
solo cuando la entrada CLK cambie de 1 a 0. Este FF opera de la misma forma que el FF de
flanco positivo, con la diferencia de que la salida puede cambiar de estado solo en el flanco
negativo de los pulsos de reloj (puntos b, d, f, h y j en la figura 5-19).

Flip-Flop J-K o Jump-Keep

La figura 5-23 a) muestra un flip-flop sincronizado por reloj en J-K, el cual se dispara por
el flanco de pendiente positiva de la señal de reloj. Las entradas J y K controlan el estado
del FF de la misma forma que las entradas S y R controlan el flip-flop S-R, solo por una
gran diferencia: la condición J=K=1 no produce una salida ambigua. Para esta condición de
1, 1 el FF siempre cambiara a su estado opuesto al momento en que ocurra la transición
positiva de la señal de reloj. A este modo de operación se le conoce como modo de
conmutación. En este modo, si tanto J como K se dejan en ALTO, el FF cambiara de estado
conmutará) para cada PGT del reloj.
La tabla de funciones de la figura 5-23 (a) sintetiza la forma en que el FF J-K responde a la
PGT para cada combinación de J y de K.
La operación de este FF se ilustra en la figura 5-23 (b) mediante las formas de onda. Una
vez más, se supone que se han cumplido los requerimientos para el tiempo de estabilización
y el de retención.
 1. Al principio todas las entradas son 0 y se asume que la salida Q=1; esto es, Q0=1.
2. Cuando ocurre el flanco de pendiente positiva del primer pulso de reloj, existe la
condición J=0, K=1. Por ende, el FF se restablecerá para quedar en el estado Q=0.
3. El segundo pulso de reloj encuentra que J=K=1 cuando realiza su transición
positiva. Esto hace que el FF conmute a su estado opuesto, Q=1.
4. En el punto e en la forma de onda del reloj, J y K son ambas 0 por lo que el FF no
cambia de estado en esta transición.
5. En el punto g, J=1 y K=0. Esta es la condición que establece Q para quedar en el
estado 1. No obstante, ya se encuentra en 1 por lo que permanecerá ahí.
6. En el punto i, J=K=1 por lo que el FF conmuta a su estado opuesto. Lo mismo
ocurre en el punto k.
La figura 5-24 muestra el símbolo y la tabla de funciones para un FF sincronizado por reloj
en J-K que se dispara con la transición de pendiente negativa en su entrada CLK. El
pequeño círculo y el pequeño triangulo en la entrada CLK indican que este FF se disparara
solo cuando la entrada CLK cambie de 1 a 0. Este FF opera de la misma forma que el FF de
flanco positivo, con la diferencia de que la salida puede cambiar de estado solo en el flanco
negativo de los pulsos de reloj (puntos b, d, f, h y j).
El flip-flop J-K es mucho más versátil que el flip-flop S-R, ya que no tiene estados
ambiguos. La condición J=K=1, que produce la operación de conmutación, tiene un uso
extenso en todos los tipos de contadores binarios.
Flip-Flop D o Delay
La figura 5-26 a) muestra el símbolo y la tabla de funciones para un flip-flop sincronizado
por reloj en D que se dispara con una PGT. A diferencia de los FF S-R y J-K, este flip-flop
solo tiene una entrada de control síncrona D la cual significa datos). La operación del FF D
es muy simple: Q cambiara al mismo estado que esté presente en la entrada D cuando
ocurra una PGT en CLK. En otras palabras, el nivel presente en D se almacenara en el flip-
flop en el instante en que ocurra la PGT. Las formas de onda de la figura 5-26 b) ilustran
esta operación.

Suponga que al principio Q esta en nivel ALTO. Cuando ocurre la primera PGT en el punto
a, la entrada D esta en BAJO; por ende, Q cambiara al estado 0. Aún y cuando el nivel de la
entrada D cambie entre los puntos a y b, no tiene efecto sobre Q; Q está almacenando el
nivel BAJO que se encontraba en D en el punto a. Cuando ocurre la PGT en b, Q cambia a
ALTO porque D está en ALTO en ese momento. Q almacena este nivel ALTO hasta que la
PGT en el punto c hace que Q cambie a BAJO, ya que D se encuentra en BAJO en ese
momento. De una manera similar, la salida Q toma los niveles presentes en D cuando
ocurren las PGTs en los puntos d, e, f y g. Observe que Q permanece en ALTO en el punto
e, porque D aún está en ALTO.
Un flip-flop D disparado por flanco negativo opera de la misma forma antes descrita, sólo
que Q tomará el valor de D cuando ocurra una NGT en CLK. El símbolo para el flip-flop
D que se dispara con las NGTs tendrá una burbuja en la entrada CLK.

Flip-Flop T o Toggle
La característica esencial de un flip-flop es que cambia su estado de salida en respuesta a
una transición positiva o negativa en la señal de control. Pero hay más de un flip-flop que
esto: también tenemos que definir la relación de entrada a salida. Es por eso que hay
diferentes tipos de chanclas; Todos son sensibles a los bordes del reloj, pero realizan
diferentes acciones en respuesta a los estados de entrada.

La "T" en "flip-flop T" significa "alternar". Cuando alterna un interruptor de luz, está
cambiando de un estado (encendido o apagado) al otro estado (apagado o encendido). Esto
es equivalente a lo que sucede cuando proporciona una entrada de lógica alta a un flip-flop
T: si la salida es actualmente lógica alta, cambia a lógica baja; si actualmente es lógica baja,
cambia a lógica alta. Una entrada de lógica baja hace que el flip-flop T mantenga su estado
de salida actual.
Flip-Flop Maestro/Esclavo
En muchos sistemas digitales es necesario sincronizar el funcionamiento de un gran número
de circuitos con una sola señal de reloj. En la Figura 3-13 se muestra un ejemplo en el que
la salida de un flip-flop se une a la entrada de otro y se sincronizan ambos con la misma
señal de reloj.

Para analizar el comportamiento del circuito supondremos que inicialmente la salida de los
dos flip-flops están a ‘0’. Si aplicamos al primer flip-flop un nivel alto en la entrada J y un
nivel bajo en la entrada K y al segundo flip-flop la salida de primero y un nivel bajo en su
entrada K observamos en las formas de onda que el funcionamiento del circuito es incierto.
Si el segundo flip-flop responde con rapidez a la señal de reloj, quizá responda antes de que
cambie el primer dispositivo, en este caso verá un ‘0’ a la entrada y la salida no cambiará.
Sin embargo, si la respuesta del segundo flip-flop es lenta, el primer dispositivo habrá
tenido tiempo de cambiar y el segundo flip-flop verá un ‘1’ en su entrada, con lo que
pondrá a ‘1’ su salida. Este problema se puede resolver mediante el uso de flip-flops
maestro/esclavo, que no son más que biestables conectados en serie. Este tipo de flip-flop
lo podemos encontrar para los modelos R-S, D y J-K. A continuación se describe el
funcionamiento de un flipo-flop R-S maestro/esclavo.
El flip-flop S-R maestro/esclavo básico se muestra en la Figura 3-14. El circuito representa
dos biestables S-R con entrada de habilitación conectados en serie, en los que la entrada de
reloj se usa para habilitar cada uno.

Cuando la señal de entrada de reloj pasa a nivel alto, se habilita el maestro y se deshabilita
el esclavo. El maestro se comporta como un latch con entrada de habilitación R-S , y el
esclavo como no está habilitado continua en su estado previo, las salidas no cambian.
Cuando el reloj se hace ‘0’, el maestro se deshabilita y mantiene su estado previo. El
esclavo está ahora habilitado y responde a sus entradas. Como la salida Q’ del maestro está
conectada a la entrada S’ del esclavo y la salida Q' del maestro está conectada a la entrada
R’ del esclavo, este siempre verá un ‘1’ en una entrada y un ‘0’ en la otra. Si la salida Q del
maestro es ‘1’, el esclavo estará en el estado SET y si es ‘0’, estará en el estado RESET.
Por tanto, cuando el esclavo está habilitado toma el estado de salida del maestro. La tabla
de verdad de un flip-flop R-S maestro esclavo es la misma que la de los flipflops R-S
disparado por flanco, excepto en la manera en que se sincroniza con la señal de reloj. El
dispositivo responde a sus entradas mientras el reloj está alto, pero las salidas no se
actualizan hasta que el reloj se hace bajo (Figura 3-15), es decir, el dispositivo
maestro/esclavo responde al final del pulso de entrada de reloj, en lugar de hacerlo en el
flanco ascendente o descendente. La tabla de verdad y el símbolo lógico se muestran en la
Figura 3-15.
Si volvemos a analizar el problema anterior en la conexión de dos biestables, sincronizados
con la misma entrada de reloj, el circuito sería el de la Figura 3-16.

Al igual que antes el primer flip-flop responde al pulso de reloj que entra, pero esta vez la
salida cambia en el flanco descendente del pulso. La entrada S2 del segundo flip-flop es ‘0’
mientras el reloj está a nivel alto, y por lo tanto el circuito permanece en su estado de
memoria. Después del primer pulso de reloj la salida Q1 se pone a nivel alto ‘1’ y con ella
la entrada S2. Entonces cuando termine el segundo pulso de reloj la salida del segundo flip-
flop se pondrá a nivel alto.
 Disparo por Borde y por Nivel
Un disparo es una señal que causa una acción, como el inicio de la adquisición de datos. Se
utiliza el disparo si se necesita fijar una medición para empezar en un tiempo concreto. Por
ejemplo, si se quiere probar la respuesta de un circuito a un pulso de entrada.
Disparo por borde
Este tipo de flip-flop, las transiciones de salida ocurren en un nivel específico del pulso de
reloj. Cuando el nivel del pulso de entrada excede el nivel umbral, las entradas están
bloqueadas y, de este modo, el flip-flop no responde a los cambios adicionales en las
entradas hasta que el pulso de reloj regresa a 0 y ocurre otro pulso.
Disparo por nivel
Un disparo de nivel ocurre cuando una señal analógica entra o sale de un nivel definido por
dos niveles de voltaje, ventana superior y ventana inferior. Hay que especificar los niveles
de voltaje fijando los valores de las ventanas superior e inferior.
 Registro de Carga
Un registro es un circuito digital secuencial es decir, que los valores de sus salidas
dependen de sus entradas y de los valores anteriores.
Serie-Serie
Solo la entrada del primer flip-flop y la salida del último son accesibles externamente. Se
emplean como líneas de retardo digitales y en tareas de sincronización.

Paralelo-Serie
Son accesibles las entradas de todos los flip-flops, pero solo la salida del último.
Normalmente, también existe una entrada serie, que solo altera el contenido del primer flip-
flop, pudiendo funcionar como los del grupo Serie-Serie. Este tipo y el siguiente se
emplean para convertir datos serie en paralelo y viceversa.

Serie-Paralelo
Son accesibles las salidas de todos los flip-flops, pero solo la entrada del primero. Este tipo
y el Paralelo-Serie se emplean para convertir datos serie en paralelo y viceversa, por
ejemplo para conexiones en serie.
 Conclusión
Como conclusión tengo que Básicamente el flip flop es una celda binaria capaz de
almacenar un bit, este posee dos salidas que le permiten en una deja salir la información de
valor normal y la otra es para los valores complementarios.
Para diferenciar los flip flops son por la cantidad de entradas que posean y la manera en que
afectan a los estados binarios, estos pueden estar conformados por circuitos AND
combinados.
Los fabricantes de circuitos integrados utilizan dos técnicas diferentes para realizar flip-
flops que respondan al modo de comportamiento que acabamos de describir. La primera de
ellas hace uso del acoplo capacitivo de las entradas, de modo que, solamente son
transmitidas las variaciones de las señales aplicadas a las mismas.
 Bibliografía
 https://como-funciona.co/un-flip-flop/
 https://www.cuidatudinero.com/13086594/contadores-sincronos-y-asincronos
 https://www.allaboutcircuits.com/technical-articles/t-is-for-toggle-understanding-
the-t-flip-flop/
 https://en.wikipedia.org/wiki/Flip-flop_(electronics)#/media/File:T-Type_Flip-
flop.svg
 https://www.infor.uva.es/~jjalvarez/asignaturas/fundamentos/lectures/digital/Tema3
_secuenciales.pdf
 https://prezi.com/o47-xey9qqmp/disparo-por-borde-y-por-nivel/
 Libro: Sistemas Digitales-Principios y Aplicaciones
Capítulo 5: Flip-Flops y Dispositivos Relacionados
Autor: Ronald J. Tocci