Informe Control

162214143-Alejandra salamanca Gómez, 162216137 -Ana Parra Herrera, 162214215-Sergio Ortegón 1
Ana María Parra Herrera, anamariaparra@ucundinamarca.edu.co

CIRCUITOS DE MUESTREO
Alejandra Salamanca Gómez,
Sergio Ortegón, shoc95@gmail.com
Y RETENCION
UNIVERSIDAD DE CUNDINAMARCA dalejandrasalamanca@gmail.com
CONTROL DISCRETO

Resumen –
A. RETENEDOR ORDEN CERO
En el siguiente informe se muestra como se realiza un El retenedor de orden cero, es el más usado en la
circuito de muestreo y retención de una señal analógica, práctica, ya que mantiene la salida constante entre instante
diseñado desde sus cálculos hasta su montaje con el fin de de muestreo. Este retenedor es el que se usa en la mayoría
mostrar su comportamiento y ver sus diferencias cuando se de los sistemas de control. La ecuación h(kT+τ)
aumenta su orden =x(kT)implica que el circuito retiene la amplitud de la
muestra de un instante de muestreo al siguiente. [3]
I. INTRODUCCIÓN
Una señal es una representación matemática del progreso

de una magnitud física o medida respecto a algún
parámetro, frecuentemente, el tiempo. Dichas señales
poseen numerosas clasificaciones en las que se encuentran
señales analógicas y digitales.[1]
Una señal analógica es aquella señal que está definida en
tiempo continuo, cuenta con una amplitud que puede tomar
un intervalo continuo de valores, por otro lado, una señal Ilustración I-1 CIRCUITO ORDEN CERO
digital es una señal en tiempo discreto con amplitud
cuantificada.
El proceso de muestreo de señales en tiempo continuo B. RETENEDOR PRIMER ORDEN
consiste en sustituir una señal por una serie de datos en
puntos discretos de tiempo; el inverso a dicho proceso es Los retenedores de primer orden en lugar de mantener la
denominado retención de datos, el cual logrará la salida constante entre instantes de muestreo, mantienen el
reconstrucción de la señal continua empleando técnicas de valor de la muestra anterior, así como la de la presente, y
extrapolación, es decir, el cálculo de una variable en mediante extrapolación predice el valor de la muestra
determinado punto en función de otras con características siguiente. Eso se logra mediante la generación de la
similares al primero, la idea anterior puede llegar a ser pendiente de salida igual a la pendiente de un segmento de
implementada en un circuito muestreador y retenedor; que línea que conecta la muestra actual con la anterior y
recibirá a la entrada una señal analógica y la mantendrá en proyectando está desde el valor de la muestra actual, para
hacer el circuito se tomó en cuenta la ecuación de un
un valor constante durante determinado tiempo. [2]
retenedor de primer orden, la cual consta de una suma de la
salida del retenedor del orden cero usado anteriormente con
En este documento se detallará la implementación de un
la derivada de la misma señal de orden cero, está derivada
circuito retenedor de orden cero, el cual contiene procesos se llevó acabó con un amplificador operacional en
de muestreo y retención para lograr la reconstrucción de la configuración derivador y la suma con
señal, así como el circuito retenedor de primer orden, dicho un amplificador configurado en sumador no inversor.[2]
circuito mantendrá el valor de la muestra anterior así como
el presente y por medio de la extrapolación logrará predecir
el valor de la siguiente muestra ,mediante la generación de
una pendiente con el fin de recuperar la forma de señal
original de una forma más exacta.

III. CALCULOS PRIMER ORDEN
Modelo matemático para retenedor orden uno.

h ( kT +τ )=x ( kT ) + x ( kT )−x ( ( k −1 ) T )¿ ¿ ∗τ
ILUSTRACIÓN I-2MUESTREO PRIMER ORDEN
T
0,25
D= =0,5
0,5
CIRCUITO DERIVADOR
1
C. RETENEDOR POLIGONAL c= =106.1 nF ≈ 100 nF ← Valor comercial
2 π∗20 KHz∗75 Ω
1
R= =5 K
II. CALCULOS ORDEN CERO 2(10)(10∗10−6 )
FILTRO PASA BAJAS

Para el circuito muestreo nosotros tuvimos en cuenta
que nuestro amplificador operacional tiene una
resistencia interna de 75 Ω la tomamos como
referencia para diseñar nuestro filtro pasa bajas para
después usar el transistor mosfet como interruptor y
así poder realizar un muestreo a la señal de entrada del
generador. ILUSTRACIÓN III-I SIMULACIÓN DE ACOPLE DE
Para un ciclo de trabajo menor al 0,2 RETENEDOR ORDEN CERO Y PRIMER ORDEN
1
T= =0,5 mS
2 KHz SUMADOR NO INVERSOR
0,25
D= =0,5
0,5 Vo=V 1+V 2
Ton=0,10 ( 0,5 )=0,05 mS=50 µS RF=20 KΩ
20 K
RV 1= =20 KΩ
1
20 K
RV 2= =20 KΩ
1
RP∗RF 20000∗5000
RX= = =6,6 K
RP−RF 20000−5000
IV. CALCULOS POLIGONAL

Pasamos un filtro pasa bajas a la señal de salida del
circuito de primer orden usando como resistencia la
ILUSTRACIÓN II-1 SIMULACIÓN DE CIRCUITO
que trae interna el amplificador operacional
RETENEDOR ORDEN CERO
1
1 c= =2 µF
c= =106.1 nF ≈ 100 nF Valor comercial 2 π (1 k)(75 Ω)
2 π∗20 KHz∗75 Ω
ILU
STRACIÓN IV-IIISALIDA DEL OSCILOSCOPIO DE LAS
RESPECTIVAS SEÑALES
ILUSTRACIÓN IV-ISIMULACIÓN DE CIRCUITO RETENCION V.MONTAJE DEL CIRCUITO

POLIGONAL EN ACOPLE CON CIRCUITO RETENEDOR DE
ORDEN CERO Y PRIMER ORDEN
ILUSTRACIÓN V-CIRCUITO ELABORADO
ILUSTRACIÓN IV-I CIRCUITO FINAL
En la siguiente captura mostramos todas las señales

respectivas de nuestro circuito final
Donde
la señal morada es a señal de entrada vista
desde el transistor, la señal verde es la señal
muestreada de orden cero la señal azul es la ILUSTRACIÓN V-I MONTAJE DE ESCENARIO DE
señal de orden 1 la señal amarilla es la PRÁCTICA
poligonal
VI. RESULTADOS
La señal salida del transistor nos ayuda a poder usar
este como interruptor y así poder tener el circuito en
las condiciones que se requerían
I I
LUSTRACIÓN VI-I SALIDA DEL TRANSISTOR LUSTRACIÓN VI-III SEÑAL DE RETENEDOR PRIMER
En la siguiente ilustración observamos la salida del ORDEN
retenedor orden cero donde podemos ver la señal
cuantizada. A continuación observaremos la señal de un circuito
poligonal donde este arregla los valles y las crestas de
la onda.
ILUSTRACIÓN VI-II SEÑAL RETENEDOR ORDEN CERO
La siguiente ilustración nos muestra el retenedor de

orden cero, podemos observar como trata de dar una
forma de curvatura a la onda (el osciloscopio está
descalibrado debido a esto se observa el ruido en la
señal)
 Entre más pequeño sea el capacitor de

descarga del orden cero tendrá una retención
más corta ya que el capacitor se descargará
más rápido, lo que nos genera una salida más
cercana a la señal de entrada analógica.
VII. REFERENCIAS
[1] F. P. G. J. C. S. R. L. A. Artés Rodríguez,

Comunicaciones digitales;.
[2] ogata, Sistemas de Control en Tiempo Discreto.
[3] [En línea]. Available:
http://www.ing.uc.edu.ve/~dgramos/tema13/tema1
3_3.html.
ILUSTRACIÓN VI. IVSEÑAL DE RETENEDOR
POLIGONAL
En la siguiente ilustración se puede observer la

señal de entrada vs señal salida donde
Podemos observer un desfase debido a que
usamos capacitancias.
ILUSTRACIÓN VI-V ENTRADA VS SALIDA
VI. CONCLUSIÓN
 La frecuencia de muestreo debe ser igual o
mayor a 10 veces la frecuencia de entrada para
garantizar un muestreo óptimo para la
retención de las muestras.
 El retenedor de orden cero tiene una gran
ventaja respecto al orden uno ya que no
requiere retener muestras anteriores para
predecir muestras siguientes.

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Ana María Parra Herrera, anamariaparra@ucundinamarca.edu.co

Una señal es una representación matemática del progreso

III. CALCULOS PRIMER ORDEN

Modelo matemático para retenedor orden uno.

FILTRO PASA BAJAS

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ILUSTRACIÓN V-CIRCUITO ELABORADO

ILUSTRACIÓN IV-I CIRCUITO FINAL

En la siguiente captura mostramos todas las señales

ILUSTRACIÓN VI-II SEÑAL RETENEDOR ORDEN CERO

La siguiente ilustración nos muestra el retenedor de

 Entre más pequeño sea el capacitor de

[1] F. P. G. J. C. S. R. L. A. Artés Rodríguez,

En la siguiente ilustración se puede observer la

ILUSTRACIÓN VI-V ENTRADA VS SALIDA

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