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    Examen 1

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    HomeroOjeda
    El documento presenta 4 problemas relacionados con circuitos digitales. El Problema 1 pide encontrar la función lógica resultante de un circuito digital dado. El Problema 2 pide presentar la tabla de verdad de un sumador convertidor. El Problema 3 pide minimizar funciones lógicas usando mapas de Karnaugh y implementarlas con puertas lógicas. Finalmente, el Problema 4 pide diseñar un circuito convertidor de datos usando una descripción en VHDL.

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    El documento presenta 4 problemas relacionados con circuitos digitales. El Problema 1 pide encontrar la función lógica resultante de un circuito digital dado. El Problema 2 pide presentar la tabla de verdad de un sumador convertidor. El Problema 3 pide minimizar funciones lógicas usando mapas de Karnaugh y implementarlas con puertas lógicas. Finalmente, el Problema 4 pide diseñar un circuito convertidor de datos usando una descripción en VHDL.

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    Examen 1

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    HomeroOjeda
    El documento presenta 4 problemas relacionados con circuitos digitales. El Problema 1 pide encontrar la función lógica resultante de un circuito digital dado. El Problema 2 pide presentar la tabla de verdad de un sumador convertidor. El Problema 3 pide minimizar funciones lógicas usando mapas de Karnaugh y implementarlas con puertas lógicas. Finalmente, el Problema 4 pide diseñar un circuito convertidor de datos usando una descripción en VHDL.

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    SISTEMAS DIGITALES 1

    PRIMERA EVALUACION 1 TERMINO 2007_2008 4 de julio de 2007


    PROBLEMA # 1(18 p)
    Dada la implementación de un circuito digital con puertas lógicas, encuentre la función lógica
    resultante. No minimice

    C.H

    E.H
    C  E .L C  E  0.L

    C  E .L
     
    B. B  1. .L
    0 .L

    B.L

    B  1.L
    B.H

    1 .H B  1.H
    B.H
    B.A  D.H
    A  D.H B.A  D.L
    A.H
    F.H

    D.H A  D.L
    D.H
    D  E.L
        
    E.H
     
    F .L  C  E B. A  D B  D  E  A D  E 
    B.L B  D  E .L  

    B.H B  0.H

    0 .H

    A.H 
    A D  E .L
    A.H A  0.L A  0.H


    A D  E .H 
    D  E .H
    E.H D  E .L
    D.H
       
    F .H  C  E  B. A  D  B  D  E  A D  E 
       
      
    PROBLEMA # 2 (17 p)
    Presente la tabla de verdad de un Sumador Convertidor, cuyo diagrama de bloque se muestre a
    continuación

    El circuito debe funcionar según las siguientes especificaciones


     Recibe dos entradas binarias, A y B de dos bits cada una siendo A1 y B1 los bits mas significativos.
     Tiene una señal de control C de un bit de lógica negativa. Con la señal C.L=H presenta en la salida S la
    suma binaria de dos entradas A y B, convertida a código Gray. Con la Señal C.L =L presenta en la salida S
    la suma binaria de las dos entradas A y B, convertida a Código Exceso de Tres.
     Adicionalmente se generara un bit de paridad impar P.H al analizar los resultados de S.

    (A+B)GRAY

    (A+B)XS3
    PROBLEMA # 3

    Para cada una de las siguientes funciones lógicas:


    a) Usando Mapas de Karnaugh, encuentre la función mínima en formato suma de productos.
    b) Implemente la función mínima usando puertas lógicas de cualquier tamaño.

       
    1.  F1  A, B, C , D   B  C  D  A  B  C  D A  B  C  D A  B  C  D A  B  C  D 
    2.  F2  A, B, C , D, E    1,5,12,13,14,16,17,20,22,23,24,25,31   0,2,4,6,8,10,11
    0

    3.- F3  A, B, C, D  10,13,14,150,1,2,8

    SOLUCION

    De la función ingreso cada maxitermino a la tabla ó con Morgan que corresponde a “0”

    F1  AD  BD  CD  CB  AC

    2.  F2  A, B, C , D, E    1,5,12,13,14,16,17,20,22,23,24,25,31   0,2,4,6,8,10,11
    0

    F2  ACDE   AC D  BC E  AE  AB D  AC D 

    3.- F3  A, B, C, D  10,13,14,150,1,2,8

    F3  A, B, C , D   A  BD  C D

    PROBLEMA # 4 (17p)

    Diseñe un circuito digital de convertidor de datos.


    Para el diseño presente un programa en VHDL usando descripción RTL

    Library ieee;
    Use ieee. Std_logic_1164.all ;
    Use ieee. std_logic_unsigned.all;

    Entity examen is

    Port (A,B,C: IN std_logic_vector (3 downto0);


    C0 : IN Bit_vector (1 downto 0);
    S : out std_logic_vector(3downto 0);
    Fin: out Bit);
    End examen;

    Architecture prueba of examen is

    Begin
    S  not A when (C0=”00”) else
    B xor C when (C0=”01”) else
    A and B when (C0=”10”) else
    “ZZZZ”
    Fin  '0' when (C0= '1' ) else '1' ;
    End prueba;

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