TD1 Fpga 1 1 2

Université des Sciences et de la Technologie Houari
Boumediene
Faculté d’électronique et d’informatique
Département Instrumentation
Travaux Dirigés
Electronique numérique
avancée : FPGA - VHDL
Master INSTRUMENTATION
1ére année
Élaboré par: Mr. Djamel ADDOU
Année : 2019-2020
Série1 : Circuits logiques programmables
PLD de type : PROM, PLA, PAL, GAL, FPLA
Exercice 1
En utilisant les tableaux de Karnaugh , simplifiez les fonctions suivantes puis les réalisez par un
seul logigramme avec le minimum de circuits intégrés (C.I.) de la famille 74xx.
F1 (1,2,3,4,8,9,10,11) ; F2 (0,1,2,5,6,8,9,12,13) et F3 (1,3,5,7,8,10,12,14) .
Rappel : On rappelle que le C.I. de type 74xx utilisant la technologie TTL avec 14 broches, noté
par "N/E" où N est le nombre de portes et E le nombre d’entrées par porte, soit un 4/2 (ex :
7432), le 2/4 (ex. 7420), le 3/3 (ex. 7411) ou 1/8 (ex. 7430).
Exercice 2
1. Simplifier par Karnaugh les 4 fonctions suivantes et mettez-les en forme puis proposer une
réalisation globale avec un minimum de C.I. de type 74xx. (Préciser le nombre de C.I. utilisés
sans faire de logigramme).
𝐹1 = ∏(0,5,6,7,9,10,11,12) ; 𝐹1 = ∏(1,3,4,6,9,11,12,14)
𝐹1 = ∑(1,3,4,6,9,11,12,14) ; 𝐹1 = ∑(13,14,15) + ∅(0, 2,9,10,11)
2. Après avoir donné le schéma de la ROM de 16 mots de 8 bits programmable, réaliser le

circuit des 4 fonctions précédentes avec cette ROM.
Exercice 3
Soit le PAL de la figure ci-dessous :
1. Quels sont les caractéristiques des fonctions que l'on peut réaliser avec ce PAL (nombre de
termes produits) ?
2
On désire réaliser un convertisseur code BCD → code Gray à 4 entrées.
2. Donner la table de vérité du système.
3. Simplifier les équations logiques à l’aide des tableaux de Karnaugh.
4. Utiliser le PAL du schéma ci-dessous et supprimer les croix nécessaires afin de réaliser les
fonctions souhaitées.
Exercice 4
Soit un circuit logique qui fait la comparaison de nombres de 1bit et dont la table de vérité est :
a b a>b a=b 1. Réaliser un comparateur de deux nombres de 2 bits chacun à base
00 0 1 du circuit comparateur de 1bit et de portes logiques usuelles.
01 0 0
2. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 3.
10 1 0
Supprimer les croix nécessaires afin de réaliser les fonctions
11 0 0
souhaitées.
3. Combien faut-il3.de nombre de PAL, pour réaliser un comparateur de deux nombres de 8
bits.
3
Exercice 5
Un comité composé de quatre personnes a besoin d’un mécanisme de vote secret pour les
amendements sur la constitution du comité. Un amendement est approuvé si au moins 3
personnes votent pour.
1. Concevoir un circuit logique programmable PLA qui accepte 4 entrées représentant les
votes. La sortie du circuit doit indiquer si l’amendement est accepté.
2. Programmer le circuit PAL 4-3-6 (4 entrées, 3 sorties et 6 termes) pour implémenter le
circuit en question.
3. Implémenter le circuit sur une ROM 16x8.
4. Conclure (comparer entre les deux implémentations PAL 4-3-6 et ROM 16x8).
Exercice6
On souhaite réaliser un décodeur héxadécimal pour afficheur 7 segments suivant le schéma ci-
dessous (les LED réalisant l’afficheur sont allumées si la cathode est à 0 V) :
1. Donner la table de vérité du circuit.
2. Simplifier les équations logiques à l’aide des tableaux
de Karnaugh.
3. On souhaite utiliser un PAL 16L8 (voir schéma
ci-contre). Quelles sont ses caractéristiques ?
4. Placer les croix nécessaires sur le schéma suivant
afin de réaliser les fonctions souhaitées.
Exercice 7
1. Réaliser un soustracteur complet à l’aide d’un PAL.
2. Réaliser un compteur modulo 8 synchrone en utilisant un FPLA séquentiel.
3. Réaliser le registre définit par la table de fonctionnement suivante à laide d’un FPLA
séquentiel ?
Dg Dd h Q3 Q2 Q1 Q0
1 X Q2 Q1 Q0 SL Décalage gauche
0 1 SR Q3 Q2 Q1 Décalage droite
0 0 X Q3 Q2 Q1 Q0 mémorisation
4
Un PAL16L8 a:
– 10 entrées dédiées
(pattes 1-9 et 11)
– 2 sorties dédiées
(pattes 12 et 19)
– 6 pattes pouvant être
utilisées comme entrée
ou sortie (pattes 13-18)
Exercice 8
On souhaite réaliser un registre à décalage universel 8 bits (en fait, il s'agit d'une rotation à
gauche). Il possède 3 entrées de contrôle S2, S1 et S0 indiquant le nombre de décalage à gauche à
effectuer sur les bits de données D7, D6, ..., D0. La donnée décalée à gauche est disponible sur les
sorties O7, O6, ..., O0.
1. Donner la table de vérité du circuit.
5
2. Donner les équations logiques des sorties.
3. On souhaite utiliser un PAL 16R8 (voir schéma ci-dessous). Quelles sont ses caractéristiques ?
4. Placer les croix nécessaires sur le schéma afin de réaliser les fonctions souhaitées.

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𝐹1 = ∑(1,3,4,6,9,11,12,14) ; 𝐹1 = ∑(13,14,15) + ∅(0, 2,9,10,11)

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