These: L'université de Toulouse

N° D’ORDRE : 928 Année 2008
THESE
présentée devant
L’université de Toulouse
en vue de l’obtention du grade de :
Docteur de l’Université de Toulouse

délivré par l’INSA de Toulouse
Ecole doctorale : Génie Electrique, Electronique, Télécommunication
Spécialité : Matériaux, Technologie et Composants de l'Electronique
Présentée et soutenue publiquement par
Julien DUVERNAY
le 29 février 2008
Développement et étude de transistors

bipolaires à hétérojonctions Si/SiGeC de
type pnp sur substrats SOI minces
Composition du jury :
G. VINCENT, Professeur, Université J. Fourier, LTM, Grenoble

F. ANIEL, Professeur, Université Paris Sud XI, IEF, Orsay (rapporteur)
T. ZIMMER, Professeur, Université de Bordeaux I, IMS, Bordeaux (rapporteur)
G. BREMOND, Professeur, INSA Lyon, INL, Lyon
D. DUTARTRE, Docteur, STMicroelectronics, Crolles
A. CHANTRE, Docteur, STMicroelectronics, Crolles
J-C. PORTAL, Professeur, IUF-INSA Toulouse, CNRS/LCMI, Grenoble
Thèse réalisée à STMicroelectronics, 850 rue Jean Monnet, F-38926 Crolles, financement CIFRE
A mon grand-père
Remerciements
Je tiens à remercier avant tout Alain Chantre pour m’avoir accueilli dans son équipe
« bipolaire avancé » à STMicrolectronics et accompagné durant ces trois années de
thèse. Merci beaucoup Alain pour ta disponibilité, ta patience et ta rigueur qui furent
très formatrices.
Merci également aux autres membres de l’équipe : Grégory Avenier, Pascal Chevalier
et Benoit Barbalat pour m’avoir aidé tout au long de ce travail et pour avoir toujours
été là pour répondre à mes questions.
Merci à Marcel Roche et à Olivier Noblanc qui se sont toujours montrés intéressés par
mon travail et pour leurs encouragements.
Merci à Jean-Claude Portal du Laboratoire des Champs Magnétiques Intenses à

Grenoble pour avoir supervisé mon travail et pour sa collaboration.
Je tiens à remercier les rapporteurs et examinateurs de la thèse : Gilbert Vincent,

Frédéric Aniel, Thomas Zimmer, Georges Bremond et Didier Dutartre pour avoir
accepté de participer à mon jury de thèse et pour leur travail de relecture du
manuscrit.
Ce travail a nécessité dans un premier temps de développer les transistors pnp. Pour
cela, de nombreuses équipes ont apporté leur contribution et je tiens à les remercier
fortement.
- Tout d’abord l’équipe chargée de la simulation : Lorenzo Ciampollini pour m’avoir
initié au travail complexe de simulation et Thierry Shwartzmann qui m’a permis
d’aborder plus en détail les nombreux et complexes mécanismes du transistor pnp.
- Merci à Fabienne Judong et Claire Richard de l’équipe Patterning pour leur travail et
les nombreux essais réalisés à la mise au point des procédés de gravure.
- Un grand merci à l’équipe ‘Front-End R&D’ dirigée par Didier Dutartre avec
laquelle nous avons très souvent interagi pour développer les matériaux du transistor.
Merci à Florence Deleglise tout d’abord puis à Benoit Vandelle et Florence Brossard
pour avoir passé beaucoup de temps à mettre au point la base du transistor avec
succès. Merci également à Florent Rubaldo et Gaël Borot d’avoir permis d’obtenir un
émetteur de grande qualité.
- Merci à tout le personnel de la salle blanche de STMicroelectronics à Crolles qui a
travaillé jour et nuit afin de faire avancer au plus vite nos lots dans leur processus de
fabrication.
- Merci à Pierre Bouillon d’avoir pris soin de nos composants le week-end, lors
d’étapes de photolithographie délicates.
Une fois la fabrication du transistor terminée, un second travail de caractérisation

électrique et physique a eu lieu. Celui-ci a également été rendu possible par
l’implication de nombreuses personnes.
Je tiens à remercier particulièrement :
- Roland Pantel, Nadine Bicaïs, Christophe Wyon, Yan Fauche, Delia Ristoiu, de
l’équipe caractérisation physique pour les nombreuses analyses de grande qualité
qu’ils nous ont fournies.
- Fabienne Saguin, Daniel Gloria et Michel Buczko pour toutes les mesures
hyperfréquences réalisées sur les composants, dont les précieux résultats représentent
la finalité du développement.
- Mathieu Marin et Anne Lachater, pour les mesures de bruit 1/f
- André Perrotin et Rudy Costanzi qui ont pris soin des bancs de mesures manuelles
sur lesquelles sont faites les mesures statiques.
Le travail n’est heureusement pas tout et je tiens à saluer les personnes avec lesquelles
j’ai pu passer de bons moments et qui ont contribué à la bonne ambiance du groupe.
Les ex-thésard tout d’abord : Greg, Benoit, Dorothée, Stéphane, Aurélie, Carlo, Luc et
ceux qui y sont encore : Boris, Pierre-Marie et David. Bon courage à vous pour la
rédaction !
Merci à tous les membres et ex-membres de l’équipe R&D, Bertrand, Dominik,

Sébastien, Michel, Stéphanie, Laurence, Jocelyne, Germaine, Emmanuelle, Isabelle,
Simon… pour les moments partagés ensemble.
J’aimerais aussi remercier les personnes qui m’ont accompagné en dehors de la vie
professionnelle durant ces trois ans.
- Mes amis de longue date : Thibaut, Mathieu, Gaylord, Dorian, Nico, Géraldine,
Vivi… avec lesquels je n’ai jamais perdu contact malgré l’éloignement géographique
et que j’ai plaisir à revoir.
- Merci au Dr Vassord qui m’a permis de soulager des migraines persistantes qui
m’auraient sûrement compliqué le travail…
- Merci aux personnes de ma famille et en particulier mes parents et ma soeur pour
leur intérêt dans mon travail et pour leur soutien.
- Merci également à mon grand-père, décédé durant la thèse et à qui je la dédie, pour
ses nombreuses qualités et les innombrables enseignements qu’il m’a apportés.
- Enfin, je remercie chaleureusement Anaïs, qui a partagé ma vie durant ce travail et

dont les encouragements, le soutien et la motivation furent sans conteste des éléments
essentiels à la réussite de ce travail…
Sommaire
Remerciements ........................................................................................................ 5
Introduction générale .............................................................................................13
Chapitre I : Le transistor bipolaire de type pnp à hétérojonctions Si/SiGeC......15
I.A) Introduction...................................................................................................17
I.B) Le transistor bipolaire pnp silicium................................................................19
I.B.1) Fonctionnement idéal ........................................................................................ 19
I.B.1.1) Régime statique...................................................................................................... 19
I.B.1.1.1) Principe de fonctionnement ............................................................................. 19
I.B.1.1.2) Expressions des courants et du gain................................................................. 21
I.B.1.2) Régime dynamique................................................................................................. 26
I.B.1.2.1) Temps de transit.............................................................................................. 26
I.B.1.2.2) Fréquence de transition fT ............................................................................... 29
I.B.1.2.3) Fréquence maximale d’oscillation fmax ............................................................. 32
I.B.2) Effets non idéaux .............................................................................................. 34
I.B.2.1) Effets des polarisations et de forte injection ............................................................ 34
I.B.2.1.1) Effets Early ..................................................................................................... 34
I.B.2.1.2) Effets des résistances séries émetteur - base..................................................... 35
I.B.2.1.3) Effet de quasi-saturation ................................................................................. 36
I.B.2.1.4) Effet Kirk ........................................................................................................ 37
I.B.2.2) Courants non-idéaux et phénomène d’avalanche ..................................................... 38
I.B.2.2.1) Recombinaison................................................................................................ 38
I.B.2.2.2) Effet tunnel...................................................................................................... 38
I.B.2.2.3) Phénomène d’avalanche et tensions de claquages............................................ 40
I.B.3) Modes de fonctionnement et exemples d’application ......................................... 41
I.B.3.1) Montage émetteur commun .................................................................................... 41
I.B.3.2) Montage base commune ......................................................................................... 41
I.B.3.3) Montage collecteur commun................................................................................... 42
I.B.3.4) Exemples de circuits et applications........................................................................ 43
I.B.4) Caractérisation électrique .................................................................................. 44
I.B.4.1) Courbes de Gummel............................................................................................... 44
I.B.4.2) Caractéristiques de sortie ........................................................................................ 46
I.B.4.3) Tensions de claquage.............................................................................................. 49
I.B.4.3.1) BVCBO et BVEBO................................................................................................ 49
I.B.4.3.2) BVCEO et facteur d’avalanche M ...................................................................... 50
I.B.4.4) Extraction des caractéristiques dynamiques............................................................. 51
I.B.4.4.1) Paramètres S et fréquence de transition........................................................... 51
I.B.4.4.2) Fréquence maximale d’oscillation ................................................................... 52
I.B.5) Différences intrinsèques entre transistors de type pnp et npn.............................. 53
I.B.5.1) Courants et gain ..................................................................................................... 53
I.B.5.2) Phénomène d’avalanche et tensions de claquage ..................................................... 55
I.B.5.3) Résistances série..................................................................................................... 56
I.B.5.4) Performances dynamiques ...................................................................................... 56
I.C) Le transistor bipolaire pnp Si/SiGeC..............................................................58
I.C.1) Alliage SiGe ..................................................................................................... 58
I.C.1.1) Paramètre de maille et contrainte ............................................................................ 58
I.C.1.2) Bande interdite, densité d’états ............................................................................... 59
I.C.2) Hétérojonction Si/SiGe ..................................................................................... 59
I.C.3) Influence du germanium sur les caractéristiques électriques du transistor pnp .... 60
-7-
I.C.3.1) Gain et courants ..................................................................................................... 60
I.C.3.2) Barrières de potentiel.............................................................................................. 62
I.C.3.3) Performances dynamiques ...................................................................................... 63
I.C.3.4) Tension d’Early...................................................................................................... 63
I.C.4) Rôle du carbone ................................................................................................ 65
I.C.4.1) Relaxation de la contrainte et énergie de bande interdite.......................................... 65
I.C.4.2) Effet sur la diffusion des dopants ............................................................................ 65
I.D) Etat de l’art du transistor bipolaire pnp Si/SiGe .............................................66
I.D.1) Etudes technologiques ...................................................................................... 66
I.D.1.1) Transistors pnp Si/SiGe sur substrat massif............................................................. 66
I.D.1.2) Technologie BiCMOS Si/SiGe complémentaire sur SOI ......................................... 67
I.D.1.3) Technologie BiCMOS Si/SiGe complémentaire sur substrat massif......................... 68
I.D.1.4) Discussion ............................................................................................................. 69
I.D.2) Etudes théoriques.............................................................................................. 71
I.E) Conclusion.....................................................................................................73
Chapitre II : Développement d’un transistor bipolaire Si/SiGeC de type pnp sur

substrat SOI mince .................................................................................................75
II.A) Introduction .................................................................................................77

II.B) Choix de l’architecture du transistor bipolaire pnp Si/SiGe...........................78
II.B.1) Evolution de l’architecture des transistors bipolaires Si/SiGe de type npn......... 78
II.B.1.1) Structures non auto-alignées.................................................................................. 78
II.B.1.1.1) Structure simple polysilicium ......................................................................... 78
II.B.1.1.2) Structure double polysilicium ......................................................................... 80
II.B.1.2) Structures auto-alignées......................................................................................... 82
II.B.1.2.1) Structure double polysilicium auto-alignée sur substrat massif ....................... 82
II.B.1.2.2) Structure double polysilicium auto-alignée sur SOI mince .............................. 83
II.B.2) Architecture retenue pour le transistor pnp Si/SiGe .......................................... 84
II.B.2.1) Choix de l’architecture auto-alignée sur SOI mince................................................ 84
II.B.2.2) Conséquences de l’utilisation d’un substrat SOI mince........................................... 85
II.B.2.2.1) Construction du collecteur ............................................................................. 85
II.B.2.2.2) Dessin cellulaire du transistor........................................................................ 85
II.B.2.2.3) Régime de déplétion latérale .......................................................................... 86
II.B.3) Masques et structures de test ............................................................................ 88
II.B.3.1) Répartition des structures sur le masque................................................................. 88
II.B.3.2) Structures asymétriques BEC ................................................................................ 89
II.B.3.3) Structures de test dynamique ................................................................................. 90
II.B.3.4) Structures de rendement ........................................................................................ 90
II.B.3.5) Dispositif de référence........................................................................................... 91
II.C) Développement du procédé de fabrication des dispositifs .............................92
II.C.1) Etapes principales de fabrication...................................................................... 92
II.C.1.1) Zone active et dopage collecteur............................................................................ 92
II.C.1.2) Base extrinsèque et prises collecteur ...................................................................... 93
II.C.1.3) Fenêtre émetteur et base intrinsèque ...................................................................... 93
II.C.1.4) Espaceurs internes et émetteur............................................................................... 94
II.C.1.5) Recuit final, siliciuration et métallisation ............................................................... 94
II.C.2) Enchainement et suivi des opérations ............................................................... 95
II.C.2.1) Intégration dans le procédé CMOS ........................................................................ 95
II.C.2.2) Suivi des lots......................................................................................................... 96
II.C.2.3) Tableau de dégroupage.......................................................................................... 97
II.C.3) Caractérisation des dispositifs .......................................................................... 98
II.C.3.1) Caractérisations physiques..................................................................................... 98
II.C.3.2) Caractérisations électriques ................................................................................. 100
-8-
II.C.3.2.1) Tests paramétriques automatiques ............................................................... 100
II.C.3.2.2) Mesures statiques manuelles ........................................................................ 103
II.D) Développement des matériaux et problèmes de fabrication.........................104
II.D.1) Base SiGeC SEG dopée phosphore ................................................................ 104
II.D.1.1) Dépôt par épitaxie sélective................................................................................. 104
II.D.1.2) Incorporation du carbone..................................................................................... 105
II.D.1.3) Incorporation du phosphore................................................................................. 105
II.D.1.4) Effets de charge .................................................................................................. 106
II.D.1.5) Influence du cap Si ............................................................................................. 106
II.D.2) Emetteur polysilicium dopé bore.................................................................... 107
II.D.2.1) Méthode de dépôt ............................................................................................... 107
II.D.2.2) Réduction de la diffusion du bore par l’introduction d’une couche SiC................. 107
II.D.3) Problèmes de fabrication rencontrés............................................................... 109
II.D.3.1) Base extrinsèque de type n .................................................................................. 109
II.D.3.1.1) Choix du dopant n ....................................................................................... 109
II.D.3.1.2) Surgravure latérale et influence du dopage .................................................. 109
II.D.3.1.3) Autodopage durant l’épitaxie de la base....................................................... 112
II.D.3.2) Désoxydation de la base intrinsèque .................................................................... 114
II.D.4) Transistor pnp Si/SiGeC sur SOI mince après résolution des problèmes de
fabrication................................................................................................................. 115
II.D.4.1) Observations TEM.............................................................................................. 115
II.D.4.2) Profils de dopants ............................................................................................... 117
II.E) Conclusion .................................................................................................118
Chapitre III : Etude par simulations du transistor pnp Si/SiGeC sur SOI mince
...............................................................................................................................119
III.A) Introduction ..............................................................................................121

III.B) Description de l’outil de simulation...........................................................122
III.B.1) Géométrie et paramètres ............................................................................... 122
III.B.2) Modèle physique et limitations ..................................................................... 123
III.C) Etude bidimensionnelle du collecteur ........................................................125
III.C.1) Impact du substrat SOI mince sur le fonctionnement électrique du transistor. 125
III.C.1.1) Evolution de fT et BVCEO avec le dopage collecteur ............................................ 125
III.C.1.2) Cartographie bidimensionnelle du champ électrique ........................................... 126
III.C.1.3) Interprétation du fonctionnement du transistor sur SOI mince ............................. 127
III.C.2) Influence de l’épaisseur du film de Si ........................................................... 129
III.D) Etude du profil vertical .............................................................................131
III.D.1) Barrières de potentiel dans la bande de valence............................................. 131
III.D.2) Hétérojonction Si/SiGe à la jonction émetteur/base....................................... 132
III.D.2.1) Effet du Ge sur l’énergie de bande interdite........................................................ 132
III.D.2.2) Influence de la position de la barrière................................................................. 133
III.D.2.3) Effet de la polarisation émetteur/base ................................................................. 134
III.D.2.4) Influence de la barrière sur les performances statiques et dynamiques................. 136
III.D.3) Hétérojonction Si/SiGe à la jonction base/collecteur ..................................... 138
III.D.3.1) Influence de la position de l’hétérojonction Si/SiGe............................................ 138
III.D.3.2) Impact de la barrière sur les performances électriques ........................................ 139
III.D.3.3) Effet de la polarisation base/collecteur ............................................................... 140
III.D.3.4) Influence du dopage collecteur........................................................................... 141
III.D.4) Optimisation du profil vertical...................................................................... 143
III.D.4.1) Positions des jonctions métallurgiques ............................................................... 143
III.D.4.2) Profils graduels de germanium ........................................................................... 144
III.D.4.2.1) Jonction E/B............................................................................................... 144
-9-
III.D.4.2.2) Jonction B/C .............................................................................................. 146
III.E) Conclusion ................................................................................................148
Chapitre IV : Etude expérimentale et optimisation du transistor pnp Si/SiGeC

sur SOI mince .......................................................................................................149
IV.A) Introduction..............................................................................................151
IV.B) Optimisation des dispositifs ......................................................................152
IV.B.1) Optimisation du profil de germanium constant.............................................. 152
IV.B.1.1) Profils de base des premiers transistors............................................................... 152
IV.B.1.2) Influence des barrières parasites......................................................................... 153
IV.B.1.2.1) Jonction émetteur/base................................................................................ 153
IV.B.1.2.2) Jonction base/collecteur.............................................................................. 154
IV.B.1.3) Optimisation du profil émetteur/base.................................................................. 154
IV.B.1.4) Caractéristiques et résultats électriques du transistor optimisé............................. 156
IV.B.1.5) Résumé des caractéristiques du transistor avec un profil constant de germanium
optimisé............................................................................................................................ 161
IV.B.2) Première optimisation du transistor haute vitesse .......................................... 162
IV.B.2.1) Utilisation d’un profil de germanium en deux marches ....................................... 162
IV.B.2.2) Augmentation du dopage de base ....................................................................... 165
IV.B.2.2.1) Hausse de la concentration du pic de phosphore ......................................... 165
IV.B.2.2.2) Performances statiques ............................................................................... 166
IV.B.2.2.3) Performances dynamiques........................................................................... 168
IV.B.2.3) Influence du dopage de la base extrinsèque ........................................................ 168
IV.B.2.4) Résumé des résultats obtenus ............................................................................. 170
IV.B.3) Seconde optimisation du transistor haute vitesse........................................... 172
IV.B.3.1) Association des précédentes améliorations ......................................................... 172
IV.B.3.2) Etude sur l’émetteur........................................................................................... 174
IV.B.3.2.1) Structure de l’émetteur................................................................................ 175
IV.B.3.2.2) Niveau de dopage en bore........................................................................... 176
IV.B.3.2.3) Effet sur les caractéristiques électriques...................................................... 177
IV.B.3.3) Etude sur le collecteur........................................................................................ 179
IV.B.4) Troisième optimisation du transistor haute-vitesse ........................................ 182
IV.B.4.1) Profils émetteur/base/collecteur agressifs ........................................................... 182
IV.B.4.1.2) Influence du dopage de base intrinsèque ..................................................... 183
IV.B.4.1.3) Influence du dopage collecteur.................................................................... 184
IV.B.4.1.4) Caractérisation plus complète du meilleur procédé haute fréquence ............ 186
IV.B.4.2) Effet d’un profil graduel de germanium à la jonction base/collecteur .................. 189
IV.B.4.2.1) Profil de base.............................................................................................. 189
IV.B.4.2.2) Résultats électriques ................................................................................... 190
IV.C) Etudes complémentaires ...........................................................................192
IV.C.1) Influence de la géométrie du transistor.......................................................... 192
IV.C.1.1) Effet de la largeur de la fenêtre émetteur ............................................................ 192
IV.C.1.1.1) Différences entre émetteurs larges et émetteurs étroits ................................ 192
IV.C.1.1.2) Influence de ωE sur les performances dynamiques (émetteurs étroits) .......... 195
IV.C.1.2) Effet de la largeur de la base extrinsèque............................................................ 195
IV.C.1.2.2) Dispositifs haute-vitesse.............................................................................. 196
IV.C.2) Influence de la température........................................................................... 197
IV.C.2.1) Dépendance du gain en courant avec la température ........................................... 197
IV.C.2.2) Caractéristiques de sortie à forts courants........................................................... 199
IV.C.2.3) Courant tunnel................................................................................................... 199
IV.C.3) Etudes de bruit ............................................................................................. 200
IV.D) Conclusion ...............................................................................................204
- 10 -
Chapitre V : Application au développement de technologies BiCMOS SiGeC
complémentaires...................................................................................................207
V.A) Introduction ...............................................................................................209

V.B) Intégration du transistor pnp dans une technologie BiCMOS SiGeC
complémentaire sur SOI mince ...........................................................................210
V.B.1) Contraintes d’intégration ............................................................................... 210
V.B.2) Procédé de fabrication ................................................................................... 211
V.B.2.1) Module npn ........................................................................................................ 211
V.B.2.2) Module pnp ........................................................................................................ 212
V.B.2.3) Résumé des étapes de fabrication ........................................................................ 214
V.B.2.4) Caractérisation physique ..................................................................................... 215
V.B.3) Profils de base utilisés et résultats électriques................................................. 216
V.B.3.1) Profils de bases ................................................................................................... 216
V.B.3.2) Caractéristiques électriques ................................................................................. 217
V.B.3.3) Conclusion.......................................................................................................... 220
V.C) Intégration du transistor pnp SiGeC dans une technologie sur substrat massif
...........................................................................................................................221
V.C.1) Adaptation de l’architecture à un substrat massif............................................ 221
V.C.2) Procédé de fabrication et profils utilisés ......................................................... 222
V.C.2.1) Modifications du procédé de fabrication .............................................................. 222
V.C.2.2) Profils émetteur/base/collecteur........................................................................... 223
V.C.2.3) Caractérisation physique ..................................................................................... 224
V.C.3) Résultats électriques et discussion.................................................................. 225
V.C.3.1) Caractéristiques statiques .................................................................................... 225
V.C.3.2) Résultats dynamiques.......................................................................................... 227
V.C.3.3) Conclusion.......................................................................................................... 228
V.D) Conclusion.................................................................................................229
Conclusion générale..............................................................................................231
Glossaire ...............................................................................................................233
Publications de l’auteur .......................................................................................241
Références bibliographiques ................................................................................243
Table des figures...................................................................................................247
- 11 -
- 12 -
Introduction générale
L’invention en 1947 du premier transistor bipolaire par Bardeen, Brattain et

Schockley aux Bell Telephone Laboratories a permis de remplacer les tubes à vides
électroniques et ainsi de miniaturiser les circuits électroniques.
Cette invention est souvent considérée comme la naissance de la micro-électronique
qui, initialement motivée par des applications militaires et de recherche, allait
connaître une croissance considérable jusqu’à provoquer un profond changement de la
société.
Les transistors à effet de champ de type MOS (Metal Oxyde Semiconductor) mis au
point quelques années plus tard supplantèrent le transistor bipolaire pour de
nombreuses applications, en particulier digitales. Néanmoins, les applications
analogiques telles que les communications sans-fils ou l’amplification de signaux
restent des domaines privilégiés d’utilisation des transistors bipolaires.
Ces 30 dernières années, les transistors bipolaires à base de silicium ont connu un
accroissement considérable de leurs performances. Un premier saut de performance
s’est produit lors de l’introduction du germanium dans la base du transistor au début
des années 80 (transistors à hétérojonctions Si/SiGe), le second lors de l’introduction
du carbone dans les années 90 (transistors Si/SiGeC).
En atteignant des fréquences de fonctionnement de l’ordre de 300GHz pour les
meilleurs transistors bipolaires de type npn, ils sont devenus des alternatives aux
coûteux transistors à base de composés III-V, qui ne peuvent être intégrés avec les
transistors MOS sur une même puce à base de silicium.
Ainsi, les circuits que l’on trouve dans les téléphones portables ou dans les disques
durs par exemple associent généralement des transistors MOS et bipolaire de type npn
afin de cumuler leurs avantages respectifs. C’est la technologie BiCMOS (Bipolar
CMOS).
Au début des années 90, le développement de substrats SOI (Silicon On Insulator),

caractérisés par un isolement diélectrique de la couche active de silicium par un oxyde
enterré, a connu une forte croissance. Ces substrats permettent d’améliorer les
performances des transistors MOS et des composants passifs par rapport à un substrat
massif en silicium et ceci d’autant plus que l’épaisseur de la couche de silicium est
réduite. On parle alors de SOI mince.
Afin de profiter de ces avantages, une thèse a débuté à STMicroelectronics en 2003
avec pour but le développement de transistors bipolaires Si/SiGeC de type npn et leur
intégration avec des transistors MOS dans une technologie BiCMOS, en utilisant un
substrat SOI mince.
Récemment, de nouvelles perspectives d’applications associant les transistors

bipolaires de type npn et pnp ainsi que les transistors MOS sont apparues. C’est la
technologie BiCMOS complémentaire. Elle est particulièrement adaptée pour les
applications analogiques hautes fréquences et offre des performances supérieures à la
technologie BiCMOS utilisant uniquement des transistors npn. Néanmoins, elle
- 13 -
nécessite des transistors npn et pnp présentant des caractéristiques électriques
similaires.
Or, le transistor bipolaire de type pnp, intrinsèquement moins performant que le
transistor npn, a connu beaucoup moins de développements du fait de son plus faible
intérêt. Ainsi, alors que les transistors npn développés à STMicroelectronics ont
profité de nombreuses améliorations (introduction de Ge et C, évolution de
l’architecture…) et se situent à l’état de l’art, les transistors de type pnp existant avant
ce travail étaient uniquement en silicium et d’ancienne génération.
Ce travail de thèse, réalisé au sein du groupe de R&D « bipolaires avancés » à

STMicroelectronics, a donc pour objectif la mise au point et l’étude de transistors
bipolaires de type pnp Si/SiGeC performants, sur substrat SOI mince, en vue d’une
intégration avec les transistors npn dans une technologie BiCMOS complémentaire
sur SOI mince.
Ce manuscrit s’articule en cinq chapitres :

- Le premier chapitre a pour but d’introduire le transistor bipolaire de type pnp
Si/SiGeC. Les principes de base du fonctionnement du transistor bipolaire pnp en
silicium seront présentés dans un cas idéal, puis les effets de second ordre seront
abordés. La seconde partie du chapitre décrit l’intérêt et les conséquences de
l’introduction du germanium et du carbone sur le fonctionnement du transistor pnp.
Le chapitre se conclut sur un état des lieux des quelques travaux publiés sur le
développement de transistors bipolaires de type pnp performants.
- Le second chapitre aborde l’architecture et la fabrication des transistors pnp sur SOI
mince. Il débute par une présentation de l’évolution de l’architecture des transistors de
type npn à STMicroelectronics jusqu’à celle que nous avons choisie pour les
transistors pnp. Le procédé de fabrication est ensuite détaillé ainsi que les principales
méthodes de caractérisation utilisées. Puis, les développements matériaux qui furent
nécessaires et les problèmes de fabrication seront abordés, jusqu’à la présentation des
caractéristiques physiques d’un transistor en fin de fabrication.
- Le troisième chapitre présente les travaux de simulations effectués au cours de ce

travail. La première partie aborde le fonctionnement bidimensionnel particulier du
transistor lié au substrat SOI mince. La seconde partie détaille l’influence des profils
de dopants et de germanium sur les performances du transistor Si/SiGe de type pnp,
en particulier l’effet des barrières de potentiel présentes aux hétérojonctions Si/SiGe,
ainsi que leur optimisation.
- Le quatrième chapitre rassemble l’intégralité du développement technologique du

transistor pnp Si/SiGeC sur SOI mince ainsi les résultats électriques obtenus. La
première partie s’articule selon les séries majeures d’optimisations réalisées sur les
transistors rapides et haute-tension, la seconde aborde plusieurs études
complémentaires comme l’influence de la géométrie ou de la température sur le
fonctionnement du transistor.
- Enfin, le cinquième chapitre conclut ce travail en abordant deux applications des

transistors développés : leur intégration dans la technologie BiCMOS complémentaire
sur SOI mince et leur transfert sur un substrat massif ouvrant la voie à d’autres
applications.
- 14 -
Chapitre I : Le transistor bipolaire de type
pnp à hétérojonctions Si/SiGeC
Ce premier chapitre a pour objectif de présenter le

transistor bipolaire de type pnp Si/SiGeC.
Une première partie détaille le fonctionnement d’un transistor
bipolaire de type pnp en silicium, dans le cas simplifié d’un
dispositif idéal, puis en prenant en compte les effets de second
ordre. Les principales méthodes de caractérisation électriques
utilisées sont également décrites.
La partie suivante aborde les intérêts et les effets de
l’introduction du germanium et du carbone sur le
fonctionnement du transistor.
Enfin, un état des lieux des principaux travaux déjà réalisés sur
ce composant est présenté.
- 15 -
- 16 -
Chapitre I: Le transistor bipolaire de type pnp à hétérojonctions Si/SiGeC
I.A) Introduction
Le transistor (contraction de « transfer resistor ») bipolaire, a été
officiellement inventé aux « Bell Telephone Laboratories » en 1947 par John Bardeen
et Walter Brattain sous la direction de William Shockley et leur valu le prix Nobel de
physique en 1956. L’adjectif bipolaire vient du fait que les deux types de
porteurs (trous et électrons) participent au processus de conduction.
Cette invention, considérée comme l’une des plus importantes du XXe siècle, a
permis, en remplaçant les tubes à vide électroniques, la naissance de toute
l’électronique moderne. Après trente ans d’utilisation dans la conception de circuits
intégrés, la technologie bipolaire a diminué en faveur de la technologie CMOS,
souvent plus adaptée notamment pour des applications digitales. Le transistor
bipolaire reste cependant un dispositif de choix pour des applications comme la
conception de circuits analogiques et hautes fréquences. Il peut de plus être combiné
avec des transistors MOS dans un procédé dit BiCMOS pour créer des circuits
profitant des avantages de chaque type de transistor.
Fig I.1) Photographie du premier transistor bipolaire, réalisé en germanium
Un transistor bipolaire peut être de deux types : npn ou pnp selon le type de dopants
utilisé (atomes donneurs pour les zones n et accepteurs dans les zones p). Ils sont
représentés dans les circuits électriques par les schémas suivants :
pnp npn
Fig I.2) Schéma électrique des transistors npn et pnp
- 17 -
Bien que le premier transistor bipolaire développé fût de type pnp, il fut rapidement
délaissé au profit du transistor npn, plus performant.
Ainsi, alors que le nombre de travaux et de publications sur les transistors bipolaires
de type npn est considérable, celui-ci est bien plus restreint concernant les transistors
de type pnp.
Néanmoins, un regain d’intérêt pour les transistors bipolaires de type pnp est apparu
récemment avec la perspective de développer des technologies dites BiCMOS
complémentaires, qui associent des transistors bipolaires npn et pnp avec des
transistors MOS. Elles sont particulièrement adaptées pour des applications
analogiques rapides, permettant des performances meilleures qu’une technologie
utilisant exclusivement des transistors npn, tout en facilitant le dessin des circuits.
Une originalité de ce premier chapitre consiste donc à présenter le fonctionnement

d’un transistor bipolaire de type pnp, la grande majorité des travaux sur les transistors
bipolaires décrivant les transistors npn.
- 18 -
I.B) Le transistor bipolaire pnp silicium

Un transistor bipolaire de type pnp est constitué de trois zones distinctes, une région
fortement dopée p appelée l’émetteur (E), une zone fine dopée n : la base (B), et une
troisième région nommée collecteur (C), faiblement dopée p. Le transistor n’est pas
symétrique, le rapport de la concentration de dopant entre l’émetteur et la base d’une
part et entre la base et le collecteur d’autre part étant généralement compris entre 10 et
100.
I.B.1) Fonctionnement idéal
I.B.1.1) Régime statique
I.B.1.1.1) Principe de fonctionnement
Un transistor bipolaire dispose de trois connexions : l’émetteur, la base et le collecteur

et ainsi de trois courants terminaux : le courant d’émetteur IE, le courant de base IB et
le courant collecteur IC. Les courants sont définis positifs sur le schéma de la figure
I.3) et vérifient l’égalité IE=IB+IC. Un transistor bipolaire dispose de quatre modes de
fonctionnement selon le signe des polarisations appliquées aux jonctions
émetteur/base (E/B) et base/collecteur (B/C). Le cas le plus usuel détaillé par la suite
correspond au mode de fonctionnement direct, la jonction E/B étant polarisée en
direct (VEB>0V) et la jonction B/C en inverse (VBC>0V) :
- La polarisation directe de la jonction E/B induit une injection de porteurs. Elle donne
lieu à un courant de diffusion de trous allant de l’émetteur vers la base, noté IEh, et à
un courant de diffusion d’électrons allant de la base vers l’émetteur IEe. Une partie des
trous injectés vont se recombiner avec des électrons présents dans la base. Pour
compenser les électrons ayant recombiné et maintenir la neutralité électrique, le
contact de base fournit alors des électrons et donne naissance à un courant de base dit
de recombinaison : IBr.
- Si la base est suffisamment étroite, la majeure partie des trous injectés diffuse à
travers la base sans se recombiner et atteint la zone de charge d’espace (Z.C.E) de la
jonction B/C. Les trous sont alors accélérés par le champ électrique intrinsèque et
rejoignent le collecteur pour former le courant ICh.
Le schéma suivant résume les principaux courants prenant place dans un transistor
bipolaire de type pnp en régime de fonctionnement direct :
- 19 -
Emetteur p++ Base n+ Collecteur p
IEh Trous ICh

IE IC
IBr
Électrons
IEe
IB
VEB>0V Jonction VBC>0V

Zone de charge d’espace
Fig I.3) Schéma simplifié d’un transistor bipolaire de type pnp et des principaux courants en régime de
fonctionnement direct
La zone de base située entre les deux zones de charge d’espace est aussi appelée base
neutre. Elle se distingue de la base dite intrinsèque qui représente la partie physique
des transistors fabriqués dans laquelle sont déposés ou implantés les dopants de la
base. La base neutre est généralement plus étroite que la base intrinsèque.
Les courants terminaux s’expriment :
IE=IEh+IEe : le courant d’émetteur est composé par les trous qui sont injectés
et diffusent dans la base ainsi que par les électrons qui proviennent de la
base
IC=ICh : le courant collecteur a comme unique origine les trous qui diffusent
de l’émetteur jusqu’au collecteur
IB=IE-IC= IEe+ (IEh -ICh)=IEe+IBr : le courant de base est formé par la fraction
des trous qui recombinent dans la base et par les électrons qui sont injectés et
diffusent de la base vers l’émetteur
Plusieurs figures de mérites permettent de caractériser le fonctionnement statique du

transistor. Citons par exemple le facteur de transport dans la base αT, défini comme :
I Ch I C
αT = =
I Eh I Eh
Il représente le rapport du courant de trous qui atteignent le collecteur sur le courant

de trous provenant de l’émetteur et est donc inférieur à 1. Il rend ainsi compte de la
part de trous qui se recombinent dans la base.
- 20 -
On définit d’autre part l’efficacité d’injection de l’émetteur comme :
I Eh
γ=
IE
C’est le rapport entre le courant de trous qui sont injectés dans la base sur le courant
d’émetteur total.
Un des paramètres statiques les plus importants est le gain en courant β pour un
montage dit en émetteur commun (détaillé dans la partie I.B.3), défini comme le
rapport entre le courant collecteur IC et le courant de base IB :
IC
β=
IB
Ce rapport est de l’ordre de quelques dizaines pour un transistor pnp en silicium. Il

illustre l’ « effet transistor » rendu possible par le dispositif : une faible modulation du
courant IB va pouvoir donner naissance à une variation amplifiée du courant IC=β.IB.
Lors d’un montage dit en base commune (cf. I.B.3.2), le gain en courant s’écrit cette
fois-ci comme le rapport entre le courant collecteur et le courant émetteur :
IC
α= = γ .α T
IE
α
D’après l’égalité IE=IB+IC, on en déduit la relation : β =
1−α
I.B.1.1.2) Expressions des courants et du gain
Afin d’établir une expression des courants des porteurs minoritaires circulant dans le
transistor (trous dans la base n et électrons dans l’émetteur p), il est nécessaire de
résoudre les équations de continuité ainsi que l’équation de Poisson pour les trous et
les électrons. L’équation de continuité pour les trous s’exprime de façon générale :
∂p 1
= G p − U p − ∇J p (I-1)
∂t q
où Gp et Up représentent respectivement le taux de génération et le taux de

recombinaison des trous (en m-3s-1). La densité de courant de trous Jp se compose d’un
terme de diffusion et d’un terme de champ :
J p = − qD p ∇p + qpµ p E (I-2)
avec Dp et µp, respectivement le coefficient de diffusion et la mobilité des trous.
De même pour les électrons, l’équation de continuité s’écrit :
∂n 1
= G n − U n + ∇J n
∂t q
- 21 -
où Gn et Un représentent respectivement le taux de génération et le taux de
recombinaison des électrons (en m-3s-1), et la densité de courant d’électrons vaut :
J n = qDn ∇n + qnµ n E
avec Dn et µn, respectivement le coefficient de diffusion et la mobilité des électrons.
Cependant, la résolution des équations de continuité s’avère être complexe et un

certain nombre d’hypothèses sont indispensables pour établir une expression
simplifiée des courants [Ashburn88]. On se place ainsi dans les conditions
suivantes (fonctionnement idéal) :
• Le transistor se trouve à l’équilibre thermodynamique et en régime

∂p ∂n
stationnaire. Il en résulte : = =0
∂t ∂t
• Il n’y a pas de génération extérieure de porteurs : Gp=Gn=0
• Il n’y a pas de courant de génération-recombinaison dans les zones de

charge d’espace : cette hypothèse simplifie les conditions aux limites de
l’équation de continuité.
• On se trouve en régime de faible injection : la concentration en porteurs

minoritaires (électrons dans les zones p et trous dans les zones n) reste
négligeable devant la concentration des espèces dopantes.
• Les effets de résistances séries sont négligeables, et le dopage est uniforme

dans chaque région.
Ces deux hypothèses impliquent un champ électrique nul dans les trois
régions du transistor : les porteurs se déplacent uniquement par diffusion.
• La largeur de base (notée WB) est petite devant la longueur de diffusion des
trous et la longueur de l’émetteur (WE) est petite devant la longueur de
diffusion des électrons. Ainsi, les porteurs minoritaires traversent la base et
l’émetteur sans recombinaison et leur distribution est linéaire.
Avec ces hypothèses, on peut représenter la concentration des porteurs minoritaires à

travers le dispositif selon une dimension :
- 22 -
Emetteur p++ Base n+ Collecteur p

WE WB
pB(0)
nE(0)
nE(x) pB(x)
nE0
pB(WB) ~ 0
x’ x
0 0
Fig I.4) Distribution des porteurs dans un transistor pnp d’après les hypothèses simplificatrices
- Courant collecteur
Avec l’hypothèse d’une base fine et en l’absence de recombinaison, la concentration

des trous injectés de l’émetteur vers la base suit une loi linéaire au travers de la base.
Pour établir son expression, il est nécessaire de connaître les conditions aux limites.
• D’après la résolution des équations de continuité à la jonction émetteur/base, la

concentration de trous injectés dans la base s’exprime :
 qV 
pB (0 ) = pB 0 exp EB 
 kT 
où pB0 représente la concentration en trous dans la base à l’équilibre

thermodynamique, qui vaut :
2
n
p B0 = i
N db
avec Ndb, la concentration d’atomes donneurs dans la base et ni, la densité de porteurs
intrinsèques.
• A la jonction base/collecteur, étant donné la polarisation inverse VBC>0V, on

considère que la totalité des trous sont entraînés vers le collecteur par le champ
électrique intrinsèque. Ainsi :
 qV 
p B (W B ) = p B 0 exp − BC  ≈ 0
 kT 
De ces deux conditions aux limites, l’expression de la concentration de trous se déduit

aisément comme :
- 23 -
 qV   x 
pB ( x ) = pB 0 exp EB  ⋅ 1 − 
 kT   WB 
D’après (I-2), le courant collecteur ayant comme seule origine la diffusion des trous à
travers la base, la densité de courant de trous s’exprime :
dp B ( x )
J p ( x) = − qD pb
dx
où Dpb est le coefficient de diffusion des trous dans la base. On en déduit finalement
l’expression du courant collecteur :
WB 2
qSD pb ni  qV 
I C = S . ∫ J p ( x)dx = exp EB  (I-3)
0
WB N db  kT 
où S correspond à la surface de la jonction émetteur/base du transistor où circule le

courant.
D’après cette équation, le courant collecteur est inversement proportionnel à la
concentration des atomes donneurs de la base et à la largeur de la base.
On définit le nombre de Gummel de la base comme le rapport :
W B N db
GB =
D pb
Celui-ci prend en compte les paramètres intrinsèques de la base que sont sa largeur, la
concentration en atomes donneurs et le coefficient de diffusion des trous dans la base.
- Courant de base
En négligeant les recombinaisons, le courant de base a comme unique origine les

électrons qui diffusent de la base vers l’émetteur. De plus, d’après l’hypothèse d’un
émetteur mince, la concentration des électrons injectés de la base vers l’émetteur suit
également une loi linéaire. Pour calculer le courant de base, il faut établir l’expression
de leur concentration au travers de l’émetteur. Les conditions aux limites sont les
suivantes :
• A la jonction E/B, la concentration d’électrons injectés dans l’émetteur vaut :
 qV 
n E (0 ) = n E 0 exp EB 
 kT 
avec nE0, la concentration en électrons dans l’émetteur à l’équilibre

thermodynamique :
2
ni
nE 0 =
N ae
où Nae est la concentration des dopants accepteurs dans l’émetteur.
- 24 -
• En x’=WE, la concentration des électrons est fixée par le contact émetteur à la valeur
de l’équilibre thermodynamique : nE0.
De la même façon que pour le courant collecteur, la densité de courant d’électrons

s’exprime :
dn E ( x ' )
J n ( x' ) = − qDne
dx'
avec Dne, le coefficient de diffusion des électrons dans l’émetteur.

En supposant VEB>>kT/q (à température ambiante, kT/q vaut 25mV), soit nE(0)>>nE0,
on établit d’après l’équation précédente une expression simplifiée du courant de base :
 qV 
2
qSDne ni
IB = exp EB  (I-4)
WE N ae  kT 
Le courant de base est donc inversement proportionnel à la longueur de l’émetteur

ainsi qu’à sa concentration en atomes accepteurs.
Comme précédemment, on définit un nombre de Gummel de l’émetteur comme le
rapport :
W E N ae
GE =
D ne
- Gain en courant
De l’expression du courant collecteur (I-3) et du courant de base (I-4), on en déduit

une expression simplifiée du gain en courant :
I C D pbWE N ae
β= =
I B DneWB N db
Cette relation souligne l’intérêt d’avoir un émetteur plus dopé que la base pour
augmenter le gain. De même, il est intéressant d’avoir une base fine et un émetteur
large.
Le gain peut s’exprimer simplement comme le rapport entre le nombre de Gummel de
l’émetteur et celui de la base :
G
β= E
GB
- 25 -
I.B.1.2) Régime dynamique
Pour des applications analogiques et hautes fréquences, les performances dynamiques

d’un transistor bipolaire sont essentielles. Celles-ci vont dépendre des temps de transit
des porteurs, notés τ, dans les différentes parties qui composent le transistor. Deux
figures de mérites sont usuellement utilisées pour caractériser les performances
dynamiques : la fréquence de transition fT et la fréquence maximale d’oscillation fmax.
I.B.1.2.1) Temps de transit
Les performances fréquentielles d’un transistor bipolaire sont déterminées par le

temps mis par les porteurs minoritaires pour traverser les différentes régions qui
composent le transistor : c’est le temps de transit. Celui-ci est étroitement lié à la
charge des porteurs minoritaires qui s’accumule dans les différentes parties du
transistor : il équivaut au temps nécessaire à son évacuation par le courant de porteurs
minoritaires.
On définit un temps de transit global pour le transistor en fonctionnement direct
comme le rapport entre la charge totale QF accumulée par les porteurs minoritaires et
le courant collecteur :
QF
τF =
IC
La charge totale peut se décomposer selon :
QF = QE + QEB + QB + QBC
avec QE et QB, les charges dans l’émetteur et la base, et QEB et QBC, les charges
accumulées dans les zones de charge d’espace E/B et B/C. Il n’y a pas de charge
associée au collecteur étant donné que l’on suppose qu’il n’y a pas de courant de
porteurs minoritaires dans le collecteur.
Par analogie, le temps de transit global s’exprime alors :
τ F = τ E + τ EB + τ B + τ BC
Il représente une limite physique fondamentale à la fréquence maximale de

fonctionnement du transistor. Du fait de la faible épaisseur de la zone de charge
d’espace émetteur/base, polarisée en direct en fonctionnement normal, la contribution
de son temps de transit au temps de transit total peut être considérée comme
négligeable.
- Temps de transit dans la base
Le temps de transit dans la base correspond au temps mis par les trous injectés de
l’émetteur vers la base pour diffuser jusqu’à la zone de charge d’espace B/C. La
vitesse des porteurs dépendant de x, il vaut :
- 26 -
WB
dx
τB = ∫ v( x )
0
(I-5)
Or, le courant collecteur peut s’écrire :
I C = q.S .v ( x). p( x)
pour x compris entre 0 et WB (dans la base), où v(x) représente la vitesse des trous
dans la base. En remplaçant v(x) dans (I-5), on obtient :
WB
q. p( x).S QB
τB = ∫
0 IC
=
IC
QB est la charge formée par les trous dans le volume WB.S de la base.
Le temps de transit dans la base équivaut ainsi au temps nécessaire à l’évacuation de

la charge formée par les trous via le courant collecteur. D’après la distribution linéaire
des trous dans la base (Fig. I.4), la charge globale QB se déduit aisément de l’aire du
triangle formé par leur concentration, soit :
1  qV 
QB= ⋅ q ⋅ WB ⋅ p B 0 exp EB 
2  kT 
D’après l’expression du courant collecteur (I-3), on obtient finalement :

2
WB
τB =
2 D pb
On remarque que le temps de transit dans la base est proportionnel au carré de

l’épaisseur de base ce qui souligne l’importance de la réduction de cette dimension sur
les performances fréquentielles.
- Temps de transit dans l’émetteur
Le rapport QE/IC est appelé le temps de transit τE de l’émetteur. Cependant, il ne

correspond pas directement au temps mis par les électrons pour diffuser de la base
jusqu’au contact émetteur car, ceux-ci étant entraînés par le courant de base, il
s’exprime τE0=QE/IB. Etant donné IC=β.IB, on en déduit la relation : τE = 1/β.τE0 .
Le temps de transit dans l’émetteur s’exprime :
QE 1 QE
τE = =
IC β I B
Du fait de la distribution linéaire de la concentration des électrons dans l’émetteur, la

charge formée par les électrons s’exprime par :
- 27 -
1  qV 
QE≈ ⋅ q ⋅ W E ⋅ n E 0 exp EB 
2  kT 
D’après l’expression (I-4) du courant de base, on en déduit :

2
1 WE
τE =
β 2 Dne
Tout comme pour le temps de transit dans la base, l’épaisseur de la couche traversée
par les porteurs est le paramètre le plus influent sur le temps de transit. Du fait de la
présence du facteur 1/β, le temps de transit dans l’émetteur est généralement très
inférieur au temps de transit dans la base.
- Temps de transit dans la jonction base/collecteur
Le temps de transit associé à la jonction base/collecteur correspond au temps requis

par les trous soumis au champ électrique pour traverser la zone de déplétion.
La jonction base/collecteur étant polarisée en inverse, le champ électrique est
important et on considère que les trous atteignent rapidement leur vitesse de saturation
vsat. En première approximation, on peut ainsi écrire le temps de transit comme étant
le rapport :
WBC
τ BC =
vsat
Cependant, cette expression est inexacte. En effet, le courant de trous a pour effet de
modifier la répartition des charges dues aux atomes de dopants ionisés ainsi que
l’étendue de la zone de charge d’espace. Ces effets sont à prendre en compte dans le
calcul du temps de transit base/collecteur. Il a été démontré dans [Meyer87] que le
temps de transit base/collecteur s’exprime en réalité :
W BC
τ BC =
2v sat
Le temps de transit dans la jonction base/collecteur dépend linéairement de l’étendue

de la zone de charge d’espace et donc du dopage collecteur (lorsque celui-ci
augmente, l’étendue de la zone de charge d’espace décroît).
L’expression du temps de transit total s’écrit finalement comme :

2 2
1 WE W W
τ F = τ E + τ EB + τ B + τ BC = + B + BC
β 2 Dne 2 D pb 2v sat
Ces différents temps de transit perturbent le fonctionnement du transistor lorsqu’il est

soumis à une sollicitation à hautes fréquences. Pour caractériser le comportement du
transistor en régime dynamique, on extrait deux fréquences, la fréquence de transition
fT et la fréquence maximale d’oscillation fmax.
- 28 -
I.B.1.2.2) Fréquence de transition fT
La fréquence de transition fT est définie comme la fréquence de fonctionnement à

laquelle le gain en courant en régime dynamique βf, dans une approximation petit
signal, tombe à l’unité. On distingue par la notation, le gain dynamique βf du gain
statique β0.
Au delà de fT, βf devient inférieur à 1 et le transistor perd ses fonctions
d’amplificateur ou de commutateur. En pratique, il est difficile de mettre au point des
circuits pour des fréquences de fonctionnement proches de la fréquence de coupure du
transistor et généralement, les circuits opèrent à des fréquences de l’ordre du dixième
de fT.
Lors d’un fonctionnement dynamique, on peut écrire les courants comme la somme
d’une partie continue et d’une partie variable. Par exemple, le courant de base
s’exprime :
i B = I B + iB '
avec IB la partie continue et iB’ la partie variable. Dans l’approximation petit signal
dans laquelle on se place, les parties variables sont considérées très inférieures aux
parties continues. Le gain en courant s’exprime par :
iC
βf =
iB
Le schéma suivant illustre sa représentation dans un diagramme de Bode en fonction

de la fréquence de fonctionnement :
-20dB/decade
β0
log (β)
fT
0 dB
log (f)
Fig I.5) Evolution du gain dynamique en fonction de la fréquence de fonctionnement f
A partir de sa valeur en régime statique, le gain en régime dynamique suit un plateau

avant de décroître selon une pente de -20dB par décade. Lorsqu’il atteint 0dB (soit
l’unité), la fréquence correspond à la fréquence de coupure fT.
Cette décroissance est due aux capacités présentes dans le composant, qui vont jouer
un rôle important. Elles peuvent être de deux types :
- Les capacités dites de diffusion : elles sont dues aux charges formées par les porteurs
minoritaires, détaillées précédemment.
- Les capacités dites de transition : ce sont les capacités liées aux modulations des
zones de charge d’espace émetteur/base et base/collecteur, notées CjE et CjC
respectivement pour les zones de charge d’espace E/B et B/C.
- 29 -
Pour calculer fT, il est nécessaire d’exprimer les courants de base et collecteur pour un
régime dynamique, qui fait intervenir un schéma électrique équivalent du transistor.
Les capacités de diffusion peuvent être représentées par une seule capacité Cdiff.
Pour un régime en approximation petit signal, on considère que les variations de la
charge totale QF ne sont dues qu’à la polarisation de la jonction E/B. Ainsi, on peut
relier la capacité de diffusion à la charge totale par :
∂Q F
C diff =
∂V EB
qui peut se décomposer selon :
∂QF ∂QF ∂I C
= . = τ F .g m
∂VEB ∂I C ∂VEB
gm est la transconductance du transistor, elle représente la variation du courant de

sortie IC, en fonction de la tension d’entrée VEB. Elle équivaut à la variation de la
partie statique du courant collecteur. Ainsi, le courant collecteur en régime dynamique
s’exprime comme la somme d’une contribution similaire au régime statique à laquelle
s’ajoutent les contributions des parties dynamiques.
D’après l’expression du courant collecteur en régime statique, la transconductance
s’exprime :
qI C
gm =
kT
De même, le courant de base est la somme d’une partie provenant du régime

statique à laquelle s’ajoutent les effets des capacités. On définit une conductance
d’entrée qui témoigne de la variation de la composante en régime statique, en fonction
de la tension d’entrée VEB :
∂I B qI
g in = = B
∂VEB kT
On utilisera dans le schéma équivalent une résistance d’entrée rin qui vaut :
1
rin =
g in
La figure suivante présente le schéma équivalent du transistor :
- 30 -
VEB B
rin Cdiff
CjE CjC C
E
gmVEB
Fig I.6) Schéma équivalent du transistor en régime dynamique
• Pour une tension d’entrée VEB dans un régime sinusoïdal de pulsation ω, le courant
collecteur en régime dynamique s’exprime :
iC = g m.VEB − C jC . jωVEB
A la contribution de la transconductance, se soustrait l’influence de la capacité de

jonction base/collecteur. Étant donné que la transconductance est importante dans nos
dispositifs, la composante liée à la capacité de jonction base/collecteur est considérée
négligeable et le courant collecteur s’écrit simplement :
iC ≈ g m.VEB (I-6)
• Pour le courant de base, il faut prendre en compte la capacité totale de diffusion

ainsi que les capacités de jonction.
iB = g inVEB + (Cdiff + C jE + C jC ). jωVEB
Dans ce cas, on considère que le courant de base va charger les différentes capacités
et leur influence vient s’ajouter à la composante statique. Pour des fréquences
suffisamment élevées, le terme faisant intervenir la conductance devient négligeable
devant l’effet des capacités et le courant de base s’exprime :
iB ≈ (Cdiff + C jE + C jC ). jωVEB (I-7)
Ainsi, des expressions (I-6) et (I-7), le gain en courant en régime dynamique s’écrit :
qI C
iC gm kT
βf = = =
iB (Cdiff + C jE + C jC )ω  qI C 
τ F + C jE + C jC .ω
 kT 
En posant βf=1 et en remplaçant la pulsation par la fréquence, on obtient :
- 31 -
1
fT =

2π τ F +
kT
(C jC + C jE )
 qI C 
Pour que cette expression soit complète, il faut rajouter des termes de retard liés aux
résistances du collecteur et de l’émetteur qui avaient été négligées pour simplifier le
calcul. L’expression de la fréquence de transition s’exprime finalement :
1
fT =

2π τ F + ( RE + RC )C jC +
kT
(C jC + C jE )
 qI C 
D’après cette expression, la fréquence de transition va augmenter avec le courant

collecteur jusqu’à une valeur asymptotique de :
1
fT max =
2π (τ F + ( RE + RC )C jC )
En réalité, les effets de forte injection (détaillés dans la partie I.B.2.1.2) vont
apparaître à fort courant et la fréquence de transition va décroître.
La courbe suivante illustre l’allure d’une courbe fT(IC) dans le cas idéal et pour un
dispositif réel :
fT Courbe idéale
fTm
Courbe réelle
Log (IC)
Fig I.7) Variation de la fréquence de transition fT avec le courant collecteur dans les cas idéal et réel
I.B.1.2.3) Fréquence maximale d’oscillation fmax
La fréquence de coupure fmax est définie comme la fréquence pour laquelle le gain en
puissance atteint l’unité. Une approche similaire à celle utilisée pour fT permet
d’établir l’expression de fmax [Roulston90]. Les fréquences fT et fmax sont étroitement
liées par la relation :
fT
f max =
8πR B C jC
- 32 -
La fréquence fmax introduit une dépendance à la résistance de base RB et fait intervenir

la capacité de jonction base/collecteur. Ainsi, alors que fT tend à caractériser la partie
intrinsèque du transistor, fmax donne une bonne prédiction des performances du
transistor dans un circuit, où les contributions des résistances et capacités parasites
jouent un rôle important.
- 33 -
I.B.2) Effets non idéaux
La théorie développée dans la partie précédente considère le cas de transistors idéaux.
En pratique, il faut prendre en compte un certain nombre de phénomènes du second
ordre pour rendre compte des caractéristiques électriques observées
expérimentalement.
I.B.2.1) Effets des polarisations et de forte injection
I.B.2.1.1) Effets Early
Les effets Early témoignent de l’influence des polarisations appliquées aux électrodes
sur l’étendue des zones de charges d’espace des jonctions E/B et B/C. Ils sont de deux
types : l’effet Early direct et l’effet Early inverse.
- Effet Early direct
L’effet Early direct décrit la modulation de la largeur de la base par la jonction B/C
pour un transistor bipolaire en mode de fonctionnement direct. Celle-ci va dépendre
de la tension VBC et des dopages de base et du collecteur.
En polarisant en inverse la jonction B/C, on tend à élargir sa Z.C.E. Le dopage
collecteur étant plus faible que celui de la base, cette variation a principalement lieu
dans le collecteur. Cependant, une partie se produit dans la base et a pour
conséquence de diminuer la largeur de la base neutre. La figure suivante illustre la
variation de la Z.C.E dans la base pour deux polarisations VBC, et l’effet sur la
concentration de trous à travers la base et sur le courant collecteur :
p(x) Z.C.E
Base neutre
p(0) IC α pente
VBC
IC2
IC1
IC1 > IC2
Collecteur
0 x
WB1 WB2
VBC1 > VBC2 > 0
Fig I.8) Illustration de la variation de la Z.C.E à la jonction base/collecteur selon la polarisation VBC
Le courant collecteur étant inversement proportionnel à la largeur de base neutre, via

le gradient de trous, celui-ci augmente à mesure que la polarisation VBC inverse
augmente et que WB diminue.
- 34 -
Pour caractériser l’effet Early direct, soit la dépendance du courant collecteur avec la
polarisation VBC, on introduit la notion de tension d’Early directe, notée VAF. Elle est
déterminée par le tracé de la caractéristique de sortie IC(VCE) à VBE ou IB constant (cf.
partie I.B.4.2).
IB2
IC IB1
Pente due à l’effet Early
Courbe idéale
-VAF : Tension d’Early directe VCE
Fig I.9) Extraction de la tension d’Early directe à partir des caractéristiques de sortie à IB constant
La valeur de la tension d’Early est définie comme l’intersection de la tangente à

IC (VCE) avec l’axe des abscisses (IC=0A). Plus elle est élevée, plus la caractéristique
de sortie se rapproche de la courbe idéale.
De façon analogue à la polarisation VBC, une modification du dopage de base ou du
dopage collecteur modifie l’étendue de la Z.C.E. Un dopage collecteur plus fort ou un
dopage de base plus faible tendent à élargir la Z.C.E à l’intérieur de la base, diminuant
la longueur de base neutre et accuentuant l’effet Early.
- Effet Early inverse
L’effet Early inverse concerne également le transistor en mode de fonctionnement

direct mais témoigne cette fois-ci de la modulation de la Z.C.E à la jonction E/B.
Lorsque la polarisation directe E/B augmente, l’étendue de la Z.C.E de la jonction
E/B diminue. En conséquence, la largeur de la base neutre augmente, ce qui tend à
diminuer le courant collecteur. Ainsi, la croissance du courant collecteur en fonction
de VEB est moins importante que le cas idéal d’une croissance exponentielle.
Tout comme l’effet Early direct, l’effet Early inverse est caractérisé par une tension
d’Early inverse VAR dont l’extraction est réalisée en faisant fonctionner le transistor
en inverse (permutation des électrodes émetteur et collecteur).
I.B.2.1.2) Effets des résistances séries émetteur - base
En fonctionnement normal et pour de fortes polarisations VEB, les courants en jeu

deviennent suffisamment importants (supérieurs au mA) pour que la chute ohmique
qu’ils entraînent deviennent significative. Ainsi, pour une tension VEB appliquée aux
bornes du transistor, typiquement supérieure à 0.8V, la tension VE’B’ à la jonction
émetteur/base est inférieure du fait des résistances d’émetteur et de base illustrées sur
le schéma suivant :
- 35 -
E RE C
VE’B’
RB
VEB B
Fig I.10) Illustration des résistances de base et d’émetteur diminuant la polarisation intrinsèque de la
jonction E/B
Les tensions VEB et VE’B’ sont liées par la relation :
V E ' B ' = V EB − I E .R E − I B .R B
= V EB − I C R E − I B (R E + R B ) = V EB − I B ( R E (1 + β ) + R B )
Cela se traduit par une augmentation moins rapide des courants à mesure que l’on
augmente la polarisation VEB. En effet, en prenant en compte les effets de résistances
séries, les courants collecteur et de base s’expriment alors :
qV EB − I B (R E (1 + β ) + R B )
I B ∝ I C ∝ exp
kT
Bien que l’émetteur soit moins résistif que la base du fait de son plus fort dopage, sa
contribution, multipliée par le gain en courant, n’est pas négligeable devant la
résistance de base (d’autant plus dans le cas d’un transistor pnp où l’émetteur de type
p est plus résistif que dans un transistor npn à dopage équivalent).
I.B.2.1.3) Effet de quasi-saturation
Les effets de résistances séries affectent également le collecteur. Lorsque le courant

collecteur devient important (pour une forte polarisation VEB en régime direct), une
chute ohmique a lieu dans le collecteur du fait de la résistance collecteur :
RC
VB’C’
VBC
Fig I.11) Illustration de l’effet de la résistance collecteur sur la polarisation intrinsèque B/C
- 36 -
Ainsi, pour une tension VBC appliquée aux bornes du transistor, le potentiel VB’C’ à la
jonction B/C devient du fait de la chute de potentiel :
V B 'C ' = V BC − RC I C (En supposant RB=0)
Dans un régime de fonctionnement normal, la jonction base/collecteur est polarisée en

inverse (VBC>0). A fort courant collecteur et faible tension VBC, le terme RCIC peut
devenir plus important que VBC. La tension VB’C’ devient alors négative et la jonction
base/collecteur se trouve dans un régime de polarisation directe : c’est l’effet de quasi-
saturation.
La réduction du champ électrique intrinsèque qui en découle permet à une partie des
électrons de la base de diffuser vers le collecteur et des trous du collecteur peuvent de
même diffuser vers la base.
L’effet de quasi-saturation est d’autant plus marqué que la résistance du collecteur est
importante : la chute ohmique est alors plus forte et le champ électrique intrinsèque à
la jonction base/collecteur est plus faible.
I.B.2.1.4) Effet Kirk
Un second effet dépendant du dopage collecteur se produit à haute-injection, lorsque

la concentration de trous collectés devient de l’ordre de celle des espèces dopantes du
collecteur. C’est l’effet Kirk [Kirk62].
La charge des trous compense une partie des charges négatives des atomes
d’impuretés ionisées du coté collecteur. Pour maintenir la neutralité électrique,
l’étendue de la zone de charge d’espace B/C diminue dans la base et s’élargit dans le
collecteur, diminuant le champ électrique intrinsèque de la jonction B/C.
Si la concentration en trous collectés augmente davantage, la Z.C.E va s’étendre
profondément jusqu'à atteindre le contact du collecteur et le gradient du champ
électrique s’inverse [Ashburn88]. Le champ électrique à la jonction base/collecteur
étant un facteur essentiel pour évacuer les trous injectés de la base vers le collecteur,
son inversion entraîne une chute brutale des performances dynamiques. De même,
l’élargissement de la base neutre dégrade le gain en courant et les performances
dynamiques.
En considérant que les trous atteignent leur vitesse de saturation à la jonction
base/collecteur, on peut estimer le courant de collecteur pour lequel apparaît l’effet
Kirk comme :
J CKirk = qN ac v sat
où Nac est la concentration en dopants accepteurs du collecteur et vsat la vitesse de

saturation des trous.
L’augmentation du dopage collecteur permet ainsi de retarder l’apparition de l’effet
Kirk.
- 37 -
I.B.2.2) Courants non-idéaux et phénomène d’avalanche
Dans le cas du transistor idéal, les phénomènes sources de courants non-idéaux ont été
négligés. Or, dans le cas d’un transistor réel, des phénomènes de génération vont
apparaître pour de fortes polarisations et des phénomènes de recombinaison ainsi
qu’un effet tunnel peuvent jouer un rôle important, particulièrement à faible injection.
I.B.2.2.1) Recombinaison
Le silicium étant un semi-conducteur à bande interdite indirecte, les recombinaisons

bande à bande sont très improbables. Celles-ci seront donc principalement assistées
par des centres recombinants (défauts cristallins, impuretés,…) dont les niveaux
d’énergie présents dans la bande interdite jouent le rôle d’intermédiaires entre la
bande de valence et la bande de conduction.
Dans un transistor bipolaire, les recombinaisons se produisent principalement au
niveau des zones de charges d’espace et dans la base neutre. Dans ces deux cas, leur
impact sur les caractéristiques électriques diffère.
- Dans le cas d’un transistor en régime direct, des phénomènes de recombinaison se

produisent ainsi dans la zone de charge d’espace de la jonction E/B. Ils se superposent
aux courants de diffusion classiques et donnent lieu à des courants de recombinaison
qui s’ajoutent aux courants de base et d’émetteur, pouvant devenir prédominant à
faible injection. Pour un cas de recombinaison maximale, le courant de recombinaison
s’exprime [Sze81] :
 qV 
I rg ∝ exp BE 
 2kT 
En pratique, on observe généralement une dépendance en tension de la forme :
 qV 
I Bα exp BE 
 mkT 
où m est appelé le facteur d’idéalité, compris entre 1 et 2 [Ashburn88].
- Lorsque des recombinaisons se produisent dans la base neutre, elles ajoutent

également une composante aux courants de base et d’émetteur. Cependant, le taux de
recombinaison étant proportionnel au nombre de trous injectés dans la base, ce
courant de recombinaison, noté Irb, suit un comportement idéal, selon :
 qV 
I rbα exp BE 
 kT 
I.B.2.2.2) Effet tunnel

Lorsque la concentration en dopants à la jonction métallurgique émetteur/base devient
importante, la jonction est abrupte et les zones de base et d’émetteur sont
partiellement dégénérées. Dans ce cas, un courant de recombinaison bande à bande
assisté par effet tunnel peut apparaître à faibles polarisations VEB.
- 38 -
Celui-ci a été détaillé dans [Lagarde06] pour le cas de transistor de type npn et
s’applique également pour les transistors pnp.
Il se décompose en plusieurs phases selon la polarisation émetteur/base, comme
illustré par les structures de bande de la figure suivante :
bande de conduction
(a) (b) (c)
émetteur base
bande de valence * : états occupés (électrons)
Fig I.12) Evolution de la structure de bande d’un transistor pnp à la jonction E/B à faible polarisation
VEB expliquant l’apparition d’un courant tunnel direct bande à bande
- (a) Pour une polarisation VEB nulle, le niveau de Fermi est constant à travers le
transistor et du fait de la dégénérescence, des états d’énergie supérieurs au minimum
de la bande de conduction sont occupés par les électrons dans la base.
- (b) En polarisant le transistor avec une faible tension VEB positive, on décale le
niveau d’énergie des bandes. Des électrons de la bande de conduction dans la base
vont alors transiter par effet tunnel vers l’émetteur, dans des états d’énergies libres de
la bande de valence. Ils donnent ainsi naissance à un courant tunnel direct bande à
bande.
- (c) Lorsque la polarisation VEB augmente davantage, le niveau d’énergie de la bande

de conduction dans la base devient supérieur à celui de la bande de valence dans
l’émetteur. Le courant tunnel bande à bande est alors impossible et les phénomènes de
recombinaison assistés par des centres recombinants situés à la jonction émetteur/base
(décrits précédemment) deviennent prépondérants. Ils donnent naissance à un courant
dit en excès.
- Enfin, pour des polarisations VEB typiquement supérieures à 0.4V, les courants
classiques de diffusion deviennent prédominants.
La résultante de ces différentes contributions sur le courant de base est représentée sur
la figure suivante :
- 39 -
IB
Résultante
Courant de diffusion
Courant tunnel direct
bande à bande
Courant en excès
VEB>0V
Fig I.13) Evolution du courant de base à faible polarisation VEB en présence de recombinaisons directes
bande à bande par effet tunnel et assistées par des centres recombinants à la jonction émetteur/base
Le courant d’émetteur évolue de façon similaire au courant de base pour les faibles
polarisations : un trou provenant de l’émetteur se recombine avec un électron de la
base.
I.B.2.2.3) Phénomène d’avalanche et tensions de claquages

Lors d’une polarisation inverse d’une jonction, le champ électrique intrinsèque dans la
zone de charge d’espace augmente. Lorsqu’il devient élevé, les porteurs atteignent
une énergie suffisant à la création d’une paire électron-trou. Lors d’une collision avec
le réseau cristallin, un porteur libère alors son énergie, ionise l’atome rencontré et
déplace un électron de la bande de valence vers la bande de conduction. L’électron de
conduction et le trou générés sont accélérés à leur tour et entraînent la création
d'autres paires électrons-trous et ainsi de suite : c’est le phénomène d’avalanche.
Ces phénomènes d’avalanche sont caractérisés en pratique par les tensions de

claquage des jonctions dont la mesure est détaillée dans la partie I.B.4.3). Tout
comme pour le phénomène de recombinaison, la présence de défauts ayant des
niveaux d’énergie situés dans la bande interdite facilite le passage d’un électron de la
bande de valence vers la bande de conduction, favorisant ainsi l’apparition du
phénomène d’avalanche.
- 40 -
I.B.3) Modes de fonctionnement et exemples

d’application
Les transistors bipolaires peuvent être utilisés selon trois types de montages : émetteur
commun, base commune et collecteur commun, chacun adapté à un type
d’application.
I.B.3.1) Montage émetteur commun
Le montage le plus utilisé est le montage dit émetteur commun illustré ci-dessous :
C
B
VCE
E
VBE
Fig I.14) Transistor pnp dans une configuration émetteur commun
Dans ce montage, l’émetteur est à la masse, la base joue le rôle d’entrée et le

collecteur représente la sortie du transistor. Le gain du transistor est alors défini
comme le rapport entre le courant de sortie et de l’entrée, à savoir :
IC
β=
IB
Ce montage permet d’utiliser le transistor comme un amplificateur de courant en

exploitant l’effet transistor. Du fait de la forte valeur du gain, une faible variation de
l’entrée : la base, engendre une forte variation de la sortie : le collecteur. Il est
particulièrement utilisé pour amplifier des signaux analogiques de faible amplitude,
comme les signaux radio captés par une antenne.
I.B.3.2) Montage base commune
Dans ce type de montage, la base du transistor est à la masse, l’émetteur fait office
d’entrée et le collecteur de sortie :
- 41 -
VCB
C
B
VEB
Fig I.15) Transistor pnp dans un montage base commune
Le gain en courant s’exprime alors :
IC
α=
IE
Ce rapport est très proche de l’unité. Ce montage est utilisé dans des circuits qui
exigent une faible impédance d’entrée.
I.B.3.3) Montage collecteur commun
VBC
C
B
VEC
E
Fig I.16) Transistor pnp dans un montage collecteur commun
Ce dernier montage utilise le collecteur comme référence, la base jouant le rôle

d’entrée et l’émetteur de sortie. Ce type de montage est peu utilisé et peut servir
comme étage de sortie dans certains amplificateurs.
- 42 -
I.B.3.4) Exemples de circuits et applications
Dans [Monticelli04] et [Cressler06], les auteurs présentent en détail les qualités et les
applications envisageables de la technologie BiCMOS complémentaire, intégrant les
transistors pnp avec les transistors npn et MOS.
- Ces principaux avantages sont de permettre, d’une part, de faciliter le dessin des
circuits intégrés grâce à une meilleure symétrie. La figure suivante présente un
exemple de circuit d’une technologie bipolaire complémentaire, utilisé pour un
amplificateur :
pnp npn
npn pnp
Fig I.17) Exemple de circuit amplificateur mettant en évidence la symétrie permise par la technologie
BiCMOS complémentaire
On remarque qu’à chaque transistor de type npn est associé un transistor de type pnp,
permettant d’obtenir un circuit globalement symétrique. Le manque de transistor pnp
performant est habituellement compensé en utilisant plusieurs transistors npn, ce qui
complexifie le circuit.
- D’autre part, elle permet d’atteindre des performances qu’une technologie utilisant
uniquement des transistors npn ne peut atteindre. Elle est capable d’offrir de très bas
niveaux de distorsion des signaux, une large bande passante à faible courant…
Cela va être bénéfique pour de nombreuses applications, particulièrement les
applications analogiques rapides de précision telles que :
- la vidéo haute définition

- les circuits d’amplification utilisés dans les disques durs
- des infrastructures sans-fils
…
Les technologies BiCMOS complémentaires ont d’ailleurs été décrites comme le futur
des transistors bipolaires dans [Ning07].
- 43 -
I.B.4) Caractérisation électrique
Pour étudier en détails les caractéristiques électriques du transistor, plusieurs types de
mesures sont nécessaires, utilisant différentes conditions de polarisation.
I.B.4.1) Courbes de Gummel
La mesure la plus usuelle pour caractériser le comportement statique d’un transistor

en régime direct consiste au tracé des courbes de Gummel.
Celles-ci représentent les courants de base et collecteur représentés en échelle
logarithmique en fonction de la polarisation émetteur/base. La jonction
base/collecteur est généralement faiblement polarisée en inverse pour retarder
l’apparition de l’effet de quasi-saturation :
VBC ≥ 0 C
B
E
VEB > 0
Fig I.18) Conditions de mesures pour l’extraction des courbes de Gummel d’un transistor de type pnp
La figure suivante présente un exemple de tracé de Gummel extrait de la mesure d’un

transistor pnp :
1.E-02
1.E-03 Courbes de Gummels

IC
1.E-04
1.E-05
ƒ
1.E-06
1.E-07
‚
IC, IB [A]
1.E-08
IB
1.E-09
1.E-10
1.E-11
1.E-12
•
1.E-13
Courbes idéales
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VEB [V]
Fig I.19) Exemple de tracé des courbes de Gummel d’un transistor pnp
Ces courbes apportent de nombreuses informations sur le comportement du transistor.
- 44 -
• : Pour de faibles polarisations VEB, le courant de base donne des indications sur la
présence d’éventuelles recombinaisons dans la zone de charge d’espace E/B. En
présence de recombinaisons, le courant suit alors une dépendance en tension selon :
 qV 
I B ∝ exp EB 
 mkT 
où le facteur d’idéalité m est compris entre 1 et 2.
‚ : Pour une certaine gamme de polarisation VEB, ici comprise entre ~0.6 et ~0.8V,
les courants de base et collecteur suivent leur comportement idéal. Le gain du
transistor atteint alors un plateau et les courants s’expriment par :
 qV 
I C = β .I B ∝ exp EB 
 kT 
ƒ : - Pour les fortes polarisations VEB, les effets de résistances séries apparaissent et
sont responsables de la décroissance du courant de base et du courant collecteur par
rapport aux courbes idéales.
- D’autre part, l’effet Kirk accentue la décroissance du courant collecteur pour les
fortes injections de trous dans le collecteur.
Ces deux effets sont généralement confondus, néanmoins la décroissance plus rapide
du courant collecteur par rapport au courant de base pour les fortes polarisations est
visible.
- Le régime de quasi-saturation dans lequel la jonction B/C se trouve en régime direct
a lieu également dans cette gamme de polarisation. S’il se produit avant l’apparition
des effets de résistances séries, il se manifeste par une faible augmentation de la
croissance du courant de base, quelque fois visible sur le tracé des courbes de
Gummel (ce n’est pas le cas dans cet exemple).
D’autres effets, non représentés sur la figure précédente, peuvent également être
observés sur les courbes de Gummel :
- la présence d’effet tunnel bande à bande à la jonction E/B (cf. I.B.2.2.2). Le courant
de base en fonction de la polarisation VEB suit alors le comportement suivant, visible
pour les faibles valeurs de polarisation :
1.E-10
1.E-11
IB
1.E-12
1.E-13
0 0.1 0.2 0.3 0.4
VEB (V)
Fig I.20) Evolution du courant de base avec la polarisation directe VEB en présence d’effet tunnel
- 45 -
- le perçage de la base intrinsèque. Ce phénomène se produit lorsque la base est trop
fine et/ou faiblement dopée. Les zones de charge d’espace E/B et B/C s’étendent alors
fortement dans la base jusqu’à se rejoindre. La base neutre disparaît, engendrant de
forts courants collecteur, comme illustré sur la figure suivante :
1.E-02
1.E-03
IC
1.E-04
1.E-05
1.E-06
1.E-07
1.E-08
1.E-09
IB
1.E-10
1.E-11
1.E-12
0 0.2 0.4 0.6 0.8 1
VEB (V)
Fig I.21) Courbes de Gummel en présence d’un perçage de la base
- les courants de fuite base/collecteur. Du fait de la polarisation inverse

base/collecteur, la jonction base/collecteur peut générer un courant de fuite via le
phénomène de génération/recombinaison ou d’avalanche, qui s’ajoute au courant
collecteur et qui se soustrait au courant de base (les électrons générés se dirigent vers
la base, s’opposant au courant de base classique et les trous sont entrainés vers le
collecteur). Ce phénomène ne dépendant pas de la polarisation émetteur/base, il se
traduit par une composante constante visible sur les courbes de Gummel, à faible
polarisation VEB :
1.E-10
IC
1.E-11
1.E-12
|IB|
1.E-13
VBC=2.5V IB<0A IB>0A

1.E-14
0 0.1 0.2 0.3 0.4 0.5
VEB (V)
Fig I.22) Courbes de Gummel en présence d’un courant de fuite à la jonction base/collecteur se
produisant lors d’une polarisation VBC>0V
I.B.4.2) Caractéristiques de sortie
La mesure des caractéristiques de sortie du transistor permet d’obtenir des

informations complémentaires aux courbes de Gummel, notamment la tension
d’Early. Pour cette mesure, on impose un courant de base direct constant ou une
polarisation VEB constante et on mesure le courant collecteur en fonction de la
- 46 -
polarisation émetteur/collecteur. Le courant de base ou la polarisation E/B sont

généralement choisis de telle sorte que le dispositif se trouve dans sa zone idéale de
fonctionnement (d’après les courbes de Gummel de la figure I.19, IB se situerait entre
10-9 et 10-6 A et VEB entre 0.6 et 0.85V).
Nous détaillons par la suite le cas d’une mesure à IB constant dont la figure suivante
représente les conditions de mesure :
C
B
VEC ≥ 0
IB > 0A E
Fig I.23) Conditions de mesures pour l’extraction des caractéristiques de sortie à IB constant d’un
transistor de type pnp
Cette mesure va induire plusieurs régimes de fonctionnement du transistor :
• Premier point de fonctionnement (VEC=0V) :

Le premier point de mesure est réalisé avec des potentiels émetteur et collecteur
égaux. Le potentiel électrostatique de la base est négatif et les deux jonctions E/B et
B/C sont polarisées en direct (VEB et VCB > 0).
Des électrons de la base vont être injectés dans l’émetteur et dans le collecteur et des
trous de l’émetteur et du collecteur sont injectés dans la base. Du fait des différences
de niveaux de dopage, le champ électrique intrinsèque de la zone de charge d'espace
B/C est plus faible que celui de la jonction E/B. Les électrons de la base vont alors
diffuser davantage vers le collecteur plutôt que vers l'émetteur, d'autant plus que le
dopage collecteur est faible ou que le dopage de l’émetteur est fort. Du fait de la
longueur de collecteur très supérieure à la longueur de diffusion des électrons, ceux-ci
vont intégralement se recombiner.
Dans ce régime, le courant collecteur est de signe opposé au régime de
fonctionnement normal (où les trous vont de la base vers le contact collecteur).
• Régime de saturation :
Lorsque l’on commence à polariser le collecteur avec un potentiel négatif (VEC>0), la
barrière d’énergie que les électrons doivent franchir devient plus forte coté collecteur.
Une majeure partie des électrons introduits se dirigent cette fois-ci vers l'émetteur. Le
flux d'électrons modifie le potentiel électrostatique à cette jonction en réduisant le
champ électrique et en conséquence, des trous de l'émetteur commencent à diffuser
vers la base. Ceux-ci traversent la base jusqu'à atteindre le collecteur et engendrent un
courant collecteur correspondant au régime direct du transistor.
Pour des faibles polarisations collecteur, une partie du courant de base continue à se
diriger vers le collecteur et s'oppose au courant collecteur "classique". La jonction
base/collecteur est polarisée en direct : c’est le régime de saturation.
A mesure que l'on augmente la différence de potentiel E/C, la proportion d'électrons
se dirigeant vers l'émetteur augmente, tout comme le courant collecteur, du fait de la
diminution plus importante du champ électrique à la jonction E/B.
- 47 -
• Fonctionnement normal :
Lorsque la polarisation atteint un certain seuil, la quasi-totalité du courant de base
injecté est composé par les électrons qui diffusent vers l'émetteur et la jonction
base/collecteur devient polarisée en inverse (VBC>0V).
On se trouve alors dans un cas de fonctionnement classique. Le potentiel de base se
stabilise et la polarisation VEB peut se déduire des courbes de Gummel d’après le
courant IB imposé :
1.E-02
1.E-03 Courbes de Gummels
1.E-04
1.E-05
IC (VEC)
1.E-06
1.E-07
IC , I B [A]
1.E-08
IB =cst
1.E-09
1.E-10
1.E-11
1.E-12
1.E-13
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VEB [V]
Fig I.24) Domaine de fonctionnement équivalent des caractéristiques de sortie à IB constant sur les
courbes de Gummel
L’augmentation de la polarisation VEC engendre une augmentation du courant

collecteur du fait de l’effet Early
• Fort champ électrique / ionisations par impact :

À forte polarisation E/C, le phénomène d’avalanche se produit : les trous commencent
à ioniser les atomes du réseau à la jonction base/collecteur. Les trous générés
s'ajoutent au courant collecteur standard qui augmente alors rapidement. Les
électrons, quant à eux, se dirigent vers la base et s'opposent au courant de base
classique des électrons allant vers l'émetteur. Pour maintenir le courant de base
constant, il faut que la part des électrons qui proviennent des ionisations par impact
soit compensée par un surplus d'électrons allant vers l'émetteur. Cela va induire un
décalage supplémentaire du potentiel de la base afin de réduire le potentiel de la
jonction E/B et permettre davantage de diffusion des électrons de la base vers
l'émetteur.
La figure suivante montre un exemple de tracé des caractéristiques de sortie et

résumant les différents régimes précédemment décrits :
- 48 -
1.4E-04
Régime « classique » Forte injection
Régime de saturation
1.2E-04
1.0E-04
8.0E-05
IC(A)
IB=cst
6.0E-05
4.0E-05
Phénomène d’avalanche
2.0E-05 Pente due à l’effet Early
0.0E+00
0 0.5 1 1.5 2 2.5
VEC(V)
IC(0) < 0
Fig I.25) Caractéristique de sortie d’un transistor pnp extraite à IB=cst
En théorie, le tracé des caractéristiques de sortie à VEB ou IB constants est équivalent

(dans le cas du transistor idéal, IB ne varie pas avec la polarisation VEC).
En réalité, il arrive que le courant de base varie avec la polarisation du collecteur.
Ceci notamment en présence de recombinaison dans la base, où la réduction de la
largeur de la base due à l’effet Early diminue les phénomènes de recombinaison et
donc le courant de base. Dans ce cas, les courbes à VEB et IB constants ne sont plus
superposées : la variation du courant de base avec VCE augmente la pente du courant
collecteur dans le régime classique pour une extraction à IB constant.
Il est donc intéressant d’extraire expérimentalement les caractéristiques de sortie avec
les deux méthodes.
I.B.4.3) Tensions de claquage
Le transistor bipolaire est caractérisé par trois tensions de claquage : BVCBO, BVEBO, et
BVCEO. Le « O » signifie que le troisième contact est en position ouverte. Elles sont
de signe négatif pour les transistors de type pnp et de signe positif pour les transistors
npn. Pour alléger la notation, les valeurs expérimentales des tensions de claquage
présentées dans les chapitres IV et V seront données en valeurs absolues.
I.B.4.3.1) BVCBO et BVEBO

Les tensions BVCBO, BVEBO correspondent respectivement aux tensions de claquages
des jonctions base/collecteur et émetteur/base.
Expérimentalement, ces tensions de claquage correspondent aux tensions inverses à
appliquer aux jonctions pour atteindre une valeur de courant fixée, choisie à 1 µA
pour la jonction émetteur/base et 10 µA pour la jonction base/collecteur.
Les valeurs extraites vont donner des informations sur les niveaux de dopants aux
jonctions.
- 49 -
I.B.4.3.2) BVCEO et facteur d’avalanche M
La tension BVCEO diffère des précédentes car elle ne correspond pas directement à la
tension de claquage d’une jonction mais met en jeu le transistor dans sa globalité.
Pour l’extraire, on se place dans le régime de fonctionnement normal du transistor, la
jonction E/B étant polarisée en direct avec une tension fixe (pour les dispositifs
étudiés par la suite, VEB vaut 0.69V).
Une tension inverse est appliquée à la jonction B/C. Celle-ci est progressivement
augmentée jusqu’à l’apparition du phénomène d’avalanche dans la jonction
base/collecteur. Du fait du champ électrique, les électrons générés sont entraînés vers
la base et les trous vers le collecteur. Le flux d’électrons va s’opposer au courant de
base classique qui se met alors à diminuer jusqu’à s’annuler et changer de signe.
La différence de potentiel entre l’émetteur et le collecteur pour laquelle le courant de
base s’annule est ainsi définie comme la tension de claquage BVCEO.
IB VEB=cst
BVCE0
C
B
VEC>0V
E
VEB>0V 0 VEC
Fig I.26) Schéma des conditions de mesures pour l’extraction de BVCEO et évolution du courant de base
avec la polarisation VEC
De cette mesure, on peut également extraire le facteur d’avalanche (ou de

multiplication) M qui témoigne de la capacité de la jonction B/C à générer un courant
d’avalanche. Celui-ci est défini par le rapport entre le courant collecteur lors du
phénomène d’avalanche IC et le courant collecteur en régime normal IC0 (sans
avalanche) :
I C = M ⋅ I C0
Etant donné : I C = I CO + IG où IG est le courant issu du phénomène d’avalanche, il en

résulte :
IG
M −1 =
ICO
C’est le rapport entre le courant généré par l’avalanche sur le courant en l’absence
d’avalanche.
Contrairement à la tension de claquage BVCEO, le facteur d’avalanche est indépendant
du gain du transistor. Il permet ainsi une comparaison entre différents dispositifs.
- 50 -
I.B.4.4) Extraction des caractéristiques dynamiques
I.B.4.4.1) Paramètres S et fréquence de transition

Du fait des fortes valeurs des fréquences de fonctionnement des transistors, de l’ordre
de la dizaine voire de la centaine de GHz, les déphasages des signaux ne sont plus
négligeables et on ne peut mesurer précisément les tensions et courants. D’après la
théorie des circuits hyperfréquences, on considère alors des ondes de courant et de
tension et on raisonne sur les puissances.
Le transistor est modélisé selon le quadripôle suivant :
a1 b2
b1 a2
Entrée Sortie
Fig I.27) Modélisation du transistor bipolaire selon un quadripôle utilisée pour les mesures dynamiques
Le transistor est utilisé dans un montage en émetteur commun où la base joue le rôle
d’entrée et le collecteur correspond à l’électrode de sortie.
Les ondes a1, b1 sont les ondes d’entrée et les ondes a2 et b2 sont les ondes de sorties,
respectivement incidentes et réfléchies.
vi + Z ci ii
D’après [Kurokawa65], ces ondes s’écrivent sous la forme : ai =
2 Re{Z ci }
vi − Z ci ii
*
et bi = où Zci est l’impédance de référence de port considéré.
2 Re{Z ci }
Ces ondes sont reliées par la relation :
 b1   S11 S12  a1 
  =   
 b2   S21 S 22  a2 
La matrice reliant les ondes est appelée la matrice des paramètres S (où S signifie
Scattering : diffusion). Ces paramètres S peuvent être mesurés à l’aide d’un analyseur
vectoriel de réseau. Par un jeu de transformations, on peut déduire de cette matrice, la
matrice des paramètres hybrides H, définie comme :
 v1   H11 H12  i1 
  =   
 i2   H 21 H 22  v2 
- 51 -
Dans cette matrice, le paramètre H21 représente le gain en courant lorsque la sortie est
en court-circuit (v2=vC=0V). En théorie, la chute du gain en courant H21 vaut -20dB
par décade de fréquence. La fréquence de transition est définie comme la fréquence
pour laquelle le gain en courant H21, déduit d’après la matrice des paramètres S, vaut
1, soit 0dB.
I.B.4.4.2) Fréquence maximale d’oscillation
Pour mesurer la fréquence maximale d’oscillation fmax, définie comme la fréquence

pour laquelle le gain en puissance vaut 1, on adapte l’entrée sur la source et la sortie
sur la charge. Etat donné que dans ces conditions, le transistor est souvent le siège
d’oscillations, une boucle de contre réaction est ajoutée et le transistor est dit alors
unilatéralisé. On définit un gain en puissance du transistor unilatéralisé nommé le gain
de Mason U. En théorie, la décroissance de ce gain est également de 20dB par décade
et la fréquence maximale d’oscillation correspond à la fréquence pour laquelle ce gain
atteint l’unité.
En réalité, il est difficile de mesurer précisément cette fréquence car la pente du gain
est souvent inférieure à sa valeur théorique et il devient bruité pour de faibles valeurs.
De plus, les bancs de mesure ne sont pas toujours capables de mesurer le transistor à
de très hautes fréquences.
La courbe de la figure suivante représente l’évolution du gain de Mason en fonction

de la fréquence :
U (dB)
Courbe théorique
20 -20dB/décade
0
fp20 fmax(réel) fmax(théorique) Log (f)
Fig I.28) Evolution du gain de Mason U en fonction de la fréquence de fonctionnement permettant
l’extraction de fmax
Pour extraire fmax, la fréquence fp20, correspondant à la fréquence pour laquelle U vaut
20dB, est souvent utilisée. Du fait de la décroissance théorique de 20dB/décade, fmax
se déduit simplement de fp20 d’après fmax=10xfp20.
L’extraction de fp20 se faisant dans un domaine moins bruité, où la pente de
décroissance est très proche de la pente théorique, l’extraction de fmax est ainsi plus
fiable. Les valeurs de fmax données dans le chapitre IV correspondent ainsi à 10xfp20.
- 52 -
I.B.5) Différences intrinsèques entre transistors de type

pnp et npn
Du fait de l’influence de paramètres intrinsèques dans les expressions décrivant le
fonctionnement du transistor, un certain nombre de différences entre les deux types de
composants apparaissent, à la fois pour le régime statique et dynamique.
I.B.5.1) Courants et gain
Les courants de base et collecteur du transistor font intervenir dans leur expression,
les coefficients de diffusion des trous et des électrons, directement proportionnels à la
mobilité µ par la relation d’Einstein :
kT
D= µ
q
- Alors que le courant collecteur d’un transistor de type pnp est proportionnel au
coefficient de diffusion des trous dans la base, celui-ci est proportionnel au coefficient
de diffusion des électrons pour un transistor de type npn :
D pb Dnb
IC ( pnp ) ∝ I C ( npn) =
N db N ab
- Concernant le courant de base, il dépend linéairement du coefficient de diffusion des

électrons dans l’émetteur pour le transistor pnp, et du coefficient de diffusion des
trous dans l’émetteur pour le transistor npn :
Dne D pe
I B ( pnp) ∝ I B ( npn) ∝
N ae N de
Or, la mobilité des électrons est plus élevée que celle des trous. Ainsi, à dopage
équivalent :
I B ( pnp ) > I B ( npn )

I C ( pnp ) < I C ( npn )
Les figures suivantes présentent l’évolution de la mobilité des trous et des électrons en
fonction du dopage, en tant que porteurs majoritaires et minoritaires (d’après
[Ashburn88]) :
- 53 -
Trous
Fig I.29) Evolution de la mobilité des trous en tant que porteurs minoritaires et majoritaires, en
fonction de la concentration en dopants
Electrons
Fig I.30) Evolution de la mobilité des électrons en tant que porteurs minoritaires et majoritaires, en
fonction de la concentration en dopants
Le rapport du gain d’un transistor npn et d’un transistor pnp, ayant les mêmes
concentrations en dopants, s’exprime d’après les équations précédentes :
β pnp D pb D pe µ pb µ pe
= =
β npn Dne D nb µ ne µ nb
En se plaçant dans les conditions de dopages constants d’émetteur à 1020at/cm3 et de

base à 1019at/cm3, on obtient :
- pour le transistor pnp : µpb=150 cm2/V.s et µne=230 cm2/V.s
- pour le transistor npn : µnb=250 cm2/V.s et µpe=130 cm2/V.s
- 54 -
Avec ces valeurs, le rapport des gains vaut :
β pnp 1
≈
β npn 3
Ainsi, du fait des différences de mobilités le gain sera de l’ordre de trois fois inférieur
pour un transistor pnp par rapport à un transistor npn. Ce rapport témoigne de la
difficulté de faire des transistors pnp silicium ayant un fort gain, soulignant l’intérêt
d’introduire du germanium pour l’augmenter (cf. I.C.3.1)
I.B.5.2) Phénomène d’avalanche et tensions de claquage
Pour quantifier le phénomène d'avalanche (cf. I.B.2.2.3), on définit un taux

d'ionisation qui représente le nombre de paires électron-trou générées par un électron
ou un trou, par unité de distance.
Or, l’énergie d’ionisation, directement proportionnelle à l’énergie de gap du semi-
conducteur, diffère selon le type de porteur. Elle est de l’ordre de 3.6eV (3.2Eg) pour
un électron et 5.0eV (4.4Eg) pour un trou dans le silicium [Sze81].
Ainsi, le taux d'ionisation est plus fort pour un électron que pour un trou. La
différence est de l'ordre d'un facteur 20 à 2.105V/cm et diminue à mesure que le
champ augmente : facteur ~2 à 106V/cm.
L’effet d’avalanche étant directement lié au taux d’ionisation, il sera ainsi plus faible
pour les transistors pnp et, à dopage équivalent, des tensions de claquage plus
importantes que pour les transistors de type npn seront attendues.
- 55 -
I.B.5.3) Résistances série
Une autre conséquence de la différence de mobilité des porteurs concerne les porteurs
majoritaires.
Les couches constituant le transistor vont présenter des valeurs de résistance
différentes à dopages équivalents entre les transistors de type pnp et npn (la résistivité
étant inversement proportionnelle à la mobilité).
D’après les figures I.29) et I.30), en reprenant l’exemple de dopages constants
d’émetteur à 1020at/cm3 et de base à 1019at/cm3 et avec un dopage de collecteur
constant à 1017at/cm3, on obtient pour les porteurs majoritaires :
- pour un transistor pnp : µnb=100 cm2/V.s, µpe=50 cm2/V.s et µpc=320 cm2/V.s

- pour un transistor npn : µpb=70 cm2/V.s, µne=60 cm2/V.s et µnc=760 cm2/V.s
Ainsi, avec ces valeurs de dopage, la résistivité de la base d’un transistor pnp sera de
l’ordre de 1.4 fois inférieure à celle d’un transistor npn. Pour l’émetteur, la résistivité
sera de l’ordre de 1.2 fois celle d’un transistor npn et le collecteur du transistor pnp
sera ~2.4 fois plus résistif que le collecteur du transistor npn. Ces différences de
résistivité ont plusieurs conséquences :
- A dopage équivalent, les effets de résistances séries n’auront pas la même

importance selon le type de transistor. Du fait des résistances d’émetteur et de base, et
en supposant la résistance collecteur nulle, les courants s’expriment (cf I.B.2.1.2) :
qV EB − I B (R E (1 + β ) + R B )
I B ∝ I C ∝ exp
kT
Le terme en RE.β étant généralement supérieur à RB lorsque le gain en courant est

important, les effets de résistances séries seront plus forts dans le cas du transistor pnp
dont l’émetteur est plus résistif.
La plus forte résistivité à dopage équivalent du collecteur du transistor pnp accentue
également l’effet de quasi-saturation par rapport au transistor npn.
I.B.5.4) Performances dynamiques
- La fréquence de transition maximale fTmax, qui d’après l’expression :
1
fT max =
2π (τ F + ( RE + RC )C jC )
décroît à mesure que la somme RE+RC augmente, sera pénalisée par la plus forte
résistance de l’émetteur et du collecteur d’un transistor pnp à dopage équivalent.
- Par contre, la fréquence maximale d’oscillation fmax étant inversement

proportionnelle à la racine carrée de la résistance de base, ceci avantage le transistor
pnp dont la résistance de base est plus faible.
- 56 -
La différence entre les fréquences maximales d’oscillation entre les transistors npn et
pnp sera donc moindre qu’entre les fréquences de transition maximales.
- Par ailleurs, les temps de transit s’expriment par :

2 2
1 WE WB W
τ F ( pnp) = τ E + τ B + τ BC = + + BC
β 2 Dne 2 D pb 2v sat
La vitesse de saturation étant similaire pour les électrons et les trous, le temps de
transit de la jonction base/collecteur est équivalent entre les deux types de transistors.
Par contre, les temps de transit de base et d’émetteur sont inversement proportionnels
au coefficient de diffusion des porteurs minoritaires et donc à leur mobilité.
Le temps de transit dans la base sera plus élevé dans le cas d’un transistor pnp. Avec
les valeurs de dopage précédentes, le rapport des temps de transit dans la base vaut :
τ B ( pnp) µ nb
= ≈ 1.7
τ B ( npp) µ pb
Pour l’émetteur, le terme en 1/β pénalise le transistor de type pnp et le rapport entre le
temps de transit dans l’émetteur d’un transistor npn et pnp vaut finalement :
τ E ( pnp) β npp µ pe µ nb
= = ≈ 1.7
τ E ( npp) β pnp µ ne µ pb
Les rapports des temps de transit de base et d’émetteur entre les transistors pnp et npn
sont voisins, tous deux de l’ordre de 1.7, et pénalisent les performances dynamiques
du transistor pnp.
- 57 -
I.C) Le transistor bipolaire pnp Si/SiGeC
Alors que le premier transistor bipolaire fut réalisé entièrement en
germanium, ce semi-conducteur fut rapidement abandonné au profit du silicium, plus
adapté pour des applications industrielles. Cependant, le silicium n’est pas exempt de
défauts, tels une faible mobilité des porteurs et une vitesse de saturation limitée.
Le moyen qui a permis d’améliorer grandement les performances des transistors
bipolaires à base de silicium et les rendre compétitifs face aux composés III/V pour
les applications hautes-fréquences fut l’introduction du germanium dans la base. Cette
idée date des années 50 mais les premiers films SiGe de qualité suffisante ne sont
apparus qu’au milieu des années 80 principalement grâce aux progrès des techniques
d’épitaxie.
I.C.1) Alliage SiGe
I.C.1.1) Paramètre de maille et contrainte
Cristallisant selon la même structure (type diamant), le silicium et le germanium sont

parfaitement miscibles du silicium pur au germanium pur. Le germanium dont les
atomes sont plus gros (numéro atomique de 32 contre 14 pour le Si), possède un
paramètre de maille plus important de l’ordre de 4.2% (~5,66Å contre ~5,43Å pour le
Si). En première approximation, le paramètre de maille de l’alliage SixGe1-x (où x
représente la fraction de germanium) suit la loi de Vegard qui s’exprime :
a ( Si1− x Ge x ) = a Si + x ⋅ ( a Ge − a Si )
Étant donnée la différence de paramètre de maille entre le germanium et le silicium,

une couche de SiGe ne pourra croître que de façon contrainte en compression sur une
couche de Si. On appelle cela une croissance pseudomorphique. Du fait de cette
contrainte, la couche de SiGe ne doit pas être trop épaisse : au delà d’une épaisseur
critique noté hc, la couche se relaxe, créant dislocations, défauts, qui dégradent
fortement les qualités électriques.
Fig I.31) Croissance d’une couche SiGe sur un substrat Si dans le cas a) d’une croissance
pseudomorphique et b) d’une croissance relaxée
- 58 -
I.C.1.2) Bande interdite, densité d’états
Les deux semi-conducteurs Si et Ge possèdent des structures de bande assez

différentes, représentées sur le schéma suivant (d’après [Richard04]) :
Si Ge
EG
EG
Fig I.32) Structures de bandes du silicium et du germanium
Le germanium a une énergie de bande interdite EG inférieure à celle du silicium : elle

vaut 1,12 eV pour le Si et 0,67eV pour le Ge à 300K.
L’énergie de bande interdite pour un alliage de Si1-xGex peut être exprimée selon la loi
empirique [People85] (l’unité est l’eV) :
E G (Si1− x Ge x ) = 1.17 − 1.02 x + 0.52 x 2
Principalement du fait de la différence d’énergie de bande interdite, la densité de

porteurs intrinsèques ni diffère fortement entre le Si et le Ge. Elle s’exprime :
 E 
ni = N C N V exp − G 
2
 kT 
où NC et NV sont respectivement les densités d’états effectives dans la bande de

conduction et dans la bande de valence. Elles diffèrent peu entre le silicium et le
germanium (facteur 5 entre les produits NCNV). La densité de porteurs intrinsèques ni
vaut 1,45.1010cm-3 pour le Si et 2,4.1013cm-3 pour le Ge (à 300K)
I.C.2) Hétérojonction Si/SiGe

Une couche d’alliage SiGe sur un substrat de silicium forme une hétérojonction
Si/SiGe. La réduction de bande interdite due au germanium va se reporter de façon
prédominante dans la bande de valence et la modification de la bande de conduction
est souvent négligée [Ashburn88]. A titre d’exemple, une concentration de 10% de Ge
induit un décalage de la bande de conduction de 19 meV, pour 73 meV dans la bande
de valence [Poortmans93].
- 59 -
Le schéma suivant illustre la déformation des bandes de conduction et valence dans le
cas d’une hétérostructure Si/Si1-xGex/Si dont la couche SiGe a une concentration
graduelle de germanium :
Bande de conduction (BC)

∆EC
n%
% Ge graduel
EG(Si) EG(Si1-nGen)
Niveau de Fermi
0%
∆EV
Bande de valence (BV)
Substrat Si Si1-xGex Si
Fig I.33) Structure de bandes d’une hétérostructure Si/Si1-xGex/Si intrinsèque
L’introduction graduelle de germanium réduit progressivement l’énergie de bande

interdite, principalement au niveau de la bande de valence. De même, au niveau de
l’hétérojonction SiGe/Si la quasi-totalité de la discontinuité de l’énergie de bande
interdite se reporte sur la bande de valence.
I.C.3) Influence du germanium sur les caractéristiques

électriques du transistor pnp
I.C.3.1) Gain et courants
Pour mettre en évidence l’intérêt de l’introduction du germanium, considérons dans

un premier temps un transistor à homojonctions en SiGe.
• D’après (I-3), le courant collecteur pour un transistor SiGe de type pnp s’exprime :
2
qSD pb ( SiGe ) ni ( SiGe )  qV 
I C ( SiGe ) = exp EB 
WB N db  kT 
Et la densité de porteurs intrinsèque s’écrit :
 E G ( SiGe ) 
[
ni ( SiGe) = N C N V
2
]( SiGe )
exp − 

 kT 
- 60 -
En posant ΔEGSiGe=EG(Si)-EG(SiGe), le courant collecteur d’un transistor SiGe peut

s’exprimer en fonction du courant collecteur d’un transistor Si selon :
[D N N ]
pb C V ( SiGe ) ∆EG SiGe
I C ( SiGe ) = I C ( Si ) .
[D N N ]
pb C V ( Si )
exp
kT
~1 ~300 à 300K pour 20% de Ge
Le terme en exponentielle permet d’augmenter considérablement le courant

collecteur, d’un facteur de l’ordre de 300 pour 20% de germanium à 300K. Le rapport
des densités d’état et des coefficients de diffusion est quant à lui proche de l’unité : il
vaut 0.9 à 300K dans le cas du germanium pur.
• Tout comme le courant collecteur, le courant de base d’un transistor à

homojonctions en SiGe de type pnp est plus important que celui d’un transistor pnp en
silicium et le rapport entre les courants de base est identique à celui des courants de
collecteur :
I C ( SiGe) I B ( SiGe )
=
I C ( Si ) I B ( Si )
Dans le calcul du gain en courant, les augmentations des deux courants se compensent
et les gains en courants sont donc finalement identiques entre les transistors Si et
SiGe.
Pour augmenter le gain du transistor, l’idée est d’introduire le germanium uniquement

dans la base pour former un transistor à hétérojonctions Si/SiGe.
Dans ce cas, le courant de base étant au premier ordre dépendant des caractéristiques
de l’émetteur, il sera équivalent à celui d’un transistor Si contrairement au courant
collecteur, équivalent à un transistor SiGe. L’expression du gain d’un transistor à
hétérojonction Si/SiGe s’exprime alors :
β ( Si / SiGe) [D pb N C N V ]( SiGe ) ∆E
= exp G SiGe
β ( Si ) [D pb N C N V ]( Si) kT
(I-8)
Plus la concentration en germanium est importante, plus le gain du transistor à

hétérojonction Si/SiGe augmente, de façon exponentielle. La figure suivante présente
le schéma d’un transistor à hétérojonction Si/SiGe de type pnp :
- 61 -
Emetteur Si p++ Base SiGe n+ Collecteur Si p
IEh(SiGe)
IE IC ~ IC(SiGe)
ICh (SiGe)
IEe (Si)
IB ~ IB(Si)
Fig I.34) Schéma et courants d’un transistor bipolaire de type pnp à hétérojonctions Si/SiGe
I.C.3.2) Barrières de potentiel
Néanmoins, l’expression (I-8) reliant le gain d’un transistor Si et d’un transistor

Si/SiGe correspond à un cas idéal et n’est pas toujours exacte. La figure suivante
présente la structure de bande d’un transistor pnp à hétérojonction Si/SiGe ayant une
concentration constante de germanium dans la base :
Émetteur Z.C.E Base Z.C.E Collecteur
SiGe
BC
ΔE(électrons)
EG(Si)
Électrons
EG(SiGe) BV
ΔE(trous)
= ΔE(électrons)-ΔEGSiGe
Si Si
ΔEGSiGe=EG(Si)-EG(SiGe)
Trous
Fig I.35) Structure de bande d’un transistor pnp Si/SiGe illustrant l’apparition de barrières de potentiel
dans la bande de valence aux hétérojonctions Si/SiGe
Ce schéma illustre l’effet de l’introduction du germanium dans la base du transistor.

Alors que les électrons doivent atteindre une énergie notée ΔE(électrons) pour
diffuser de la base vers l’émetteur, identique à celle d’un transistor tout silicium, le
- 62 -
germanium permet de réduire l’énergie que les trous doivent acquérir pour être
injectés dans la base, qui vaut alors ΔE(trous)= ΔE(électrons)-ΔEGSiGe.
Cependant, aux deux hétérojonctions Si/SiGe, la discontinuité d’énergie de bande
interdite entraîne l’apparition de barrières de potentiel dans la bande de valence. Leurs
positions s’avèrent être cruciales sur les performances du transistor pnp Si/SiGe. Mal
placées, elles peuvent réduire considérablement l’effet du germanium sur
l’augmentation du courant collecteur et du gain et l’expression (I.8) n’est alors plus
valable.
L’étude des barrières aux hétérojonctions Si/SiGe du transistor pnp est détaillée à
l’aide de simulations dans le chapitre III.
I.C.3.3) Performances dynamiques
L’ingénierie de bande rendue possible par le germanium permet également

d’augmenter significativement les performances dynamiques des transistors
bipolaires. A l’aide d’un gradient de germanium dans la base, on induit un pseudo-
champ électrique qui tend à accélérer le transport des porteurs minoritaires, réduisant
ainsi le temps de transit dans la base, comme illustré sur la figure suivante :
base SiGe
% Ge
E : champ accélérateur
Bande de valence
trous
Fig I.36) Illustration du pseudo-champ accélérateur induit par un graduel de germanium dans la base du
transistor
I.C.3.4) Tension d’Early
Un autre effet bénéfique de la base SiGe découle de la différence de concentration en

porteurs intrinsèques ni entre le silicium et le germanium, qui va permettre
d’améliorer significativement la tension d’Early.
Pour une concentration de porteurs intrinsèques variable à travers la base, l’expression

du courant collecteur se généralise selon (en considérant le dopage dans la base
constant et égal à Ndb) :
- 63 -
qVEB
exp
I C = S .q. WB kT
N db dx
∫D
0
2
( x) ni ( x)
pb
A l’aide d’une concentration croissante de germanium au travers de la base, de

l’émetteur vers le collecteur, on crée un graduel de concentration en porteurs
intrinsèques ni qui augmente de l’émetteur vers le collecteur.
Le schéma suivant illustre l’évolution du rapport présent au dénominateur de
l’équation précédente à travers la base pour un profil de Ge constant et pour un profil
graduel (le coefficient de diffusion des trous dans la base varie peu avec la
concentration en germanium et est considéré constant) :
N db N db
2 2
D pb ( x)ni ( x) D pb ( x)ni ( x)
% Ge(x)
E C E C
% Ge(x)=cst
faible contribution
WB WB
0 N db dx WB 0 N db dx WB x
∫D
0
2
pb ( x ) ni ( x )
∫D
0
2
pb ( x ) ni ( x )
Fig I.37) Illustration de l’effet d’une concentration graduelle de germanium permettant d’augmenter la
tension d’Early
Contrairement au cas d’un profil de Ge constant, la contribution au calcul de

l’intégrale, et donc au courant collecteur, de la partie de la base situé près du
collecteur est plus faible pour un profil de germanium graduel.
Lorsque la zone de charge d’espace s’étend dans la base sous l’influence d’une
polarisation inverse base/collecteur, la variation du courant collecteur sera moindre
pour un profil graduel de germanium, d’où une meilleure tension d’Early.
Ainsi, on montre qu’une variation de la concentration de Ge de 0 à 10% à travers la
base (uniformément dopée) permet d’augmenter la tension d’Early d’un facteur ~17 à
300K.
- 64 -
I.C.4) Rôle du carbone

L’introduction du germanium a permis aux transistors bipolaires, essentiellement de
type npn, de faire un saut de performances important. Celles-ci ont ensuite cru de
façon plus modérée jusqu’au début des années 90, date de l’introduction du carbone,
qui avait jusqu’alors la mauvaise réputation d’introduire des défauts dans les
composants électroniques. Cet élément a permis à nouveau une avancée importante
des performances par plusieurs actions, les résultats publiés concernant également en
majorité des transistors de types npn.
I.C.4.1) Relaxation de la contrainte et énergie de bande

interdite
- Le carbone cristallise selon la même structure que le germanium et le silicium.

Cependant, l’atome de C est plus petit que l’atome de Si et son paramètre de maille de
~3.55Å est bien plus faible que celui du Si : 5.43Å.
En conséquence, l’introduction de carbone en site substitutionnel dans un alliage SiGe
qui a crû de façon pseudomorphique sur du silicium permet de limiter la contrainte en
compression. Ceci réduit les risques de relaxation de la couche de SiGe
[Lanzerotti96a] et rend possible l’utilisation de concentrations de germanium plus
fortes et/ou d’épaisseurs plus importantes.
- Le plus faible paramètre de maille du carbone a comme autre conséquence

d’augmenter l’énergie de bande interdite. D’après [Boucaud94], 1% de carbone
augmente le gap de 17 meV. Etant donné la faible concentration utilisée dans la base
de nos transistors (de l’ordre de quelques 1019 at/cm3 soit moins de <0.1%), l’effet du
carbone sur l’énergie du gap peut être considéré comme négligeable devant l’effet du
germanium.
I.C.4.2) Effet sur la diffusion des dopants
Un effet important du carbone est son action sur la diffusion des dopants. Placé en site
substitutionnel, le carbone tend à diminuer la diffusion des espèces qui diffusent par
mécanismes interstitiels [Pakfar03], ce qui est le cas du bore et du phosphore.
Son efficacité a été maintes fois démontrée pour réduire la largeur de la base dopée
bore des transistors npn ([Lanzerotti96b], [Osten97]), permettant d’améliorer le gain
via une augmentation du courant collecteur et les performances dynamiques par la
réduction du temps de transit dans la base.
Pour les transistors bipolaires de type pnp, des études récentes [Heinemann04] ont
confirmé un effet du carbone similaire, ayant permis de réduire la diffusion du
phosphore utilisé pour doper la base.
- 65 -
I.D) Etat de l’art du transistor bipolaire pnp Si/SiGe
Alors que le nombre de travaux publiés ces dernières années sur les transistors
bipolaires à hétérojonctions Si/SiGe de type npn est considérable, peu de publications
concernent les transistors de type pnp. Ce plus faible intérêt s’explique du fait de leurs
moins bonnes performances intrinsèques, principalement la plus faible mobilité des
trous vis-à-vis des électrons et l’apparition des barrières de potentiel défavorables au
transport des trous lors de l’introduction de germanium dans la base.
Cependant, un regain d’intérêt est apparu très récemment avec la perspective de
mettre au point des technologies de type BiCMOS complémentaire, associant des
transistors bipolaires npn et pnp à des transistors MOS.
Les principaux travaux sur le pnp Si/SiGe ont été publiés par IBM au début des
années 90 et plus récemment par Texas Instruments et IHP.
I.D.1) Etudes technologiques

Dans ces différentes publications, on peut distinguer les travaux concernant la mise au
point de procédés de fabrication mettant en œuvre uniquement des transistors
bipolaires Si/SiGe de type pnp et les technologies BiCMOS complémentaires utilisant
les deux types de transistors bipolaires, sur substrat massif ou sur substrat SOI.
I.D.1.1) Transistors pnp Si/SiGe sur substrat massif
Une première série de travaux sous la direction de D.L Harame (IBM) ont été publiés
entre 1988 et 1991 sur une technologie utilisant uniquement des transistors pnp, sur
substrat massif. Les performances du transistor augmentent fortement entre les
différentes publications, passant d’une fréquence de transition fT de l’ordre de 10GHz
dans [Harame88], à 30GHz dans [Harame90] en jouant principalement sur la position
du profil rétrograde de germanium par rapport au dopage du collecteur dopé par
implantation bore, jusqu’à 55GHz dans [Harame91].
Dans ce dernier papier, intitulé “A 55 GHz Polysilicon-Emitter Graded SiGe base

PNP transistors”, les auteurs insistent sur une réduction considérable des effets
néfastes des barrières de potentiels dans la bande de valence obtenue sur leurs
transistors, suggérant que ces barrières influençaient les transistors détaillés dans leurs
précédentes publications. Ils utilisent une architecture non auto-alignée, avec une base
SiGe déposée par épitaxie non sélective, illustrée sur le schéma de la figure suivante :
Fig I.38) Coupe schématique de l’architecture non auto-alignée utilisée par IBM [Harame91]
- 66 -
Le profil de germanium de la base est composé d’un plateau et une partie rétrograde
qui s’étend profondément à l’intérieur de la jonction base/collecteur. Le plateau a pour
fonction de décaler la barrière d’énergie liée à l’hétérojonction Si/SiGe hors de la base
et le profil rétrograde permet de diminuer le champ électrique associé. Cependant, ce
profil plus large implique une teneur en germanium plus importante et décroît par
conséquent la stabilité du film. Deux concentrations de Ge ont été utilisées : une
concentration standard à 18% et une autre plus faible à 11% pour limiter la contrainte
de la couche et retarder l’apparition éventuelle de dislocations.
Avec cette technologie, les dispositifs atteignent des fréquences de transition de
55GHz avec l’ajout d’une implantation auto-alignée du collecteur, pour un gain en
courant de l’ordre de 130 et une tension de claquage BVCEO de ~2.7V.
I.D.1.2) Technologie BiCMOS Si/SiGe complémentaire sur

SOI
Récemment, Texas Instruments a publié sous la direction de El-Kareh, deux papiers

sur une technologie BiCMOS Si/SiGe complémentaire sur SOI, caractérisée par des
tensions de claquage BVCEO élevées [El-Kareh03], [El-Kareh04].
Le second papier intitulé “Enhanced 5V complementary SiGe BiCMOS technology by
separate npn/pnp emitter formation”, présente une évolution de la technologie décrite
dans le premier papier. La figure suivante présente le schéma des transistors bipolaires
npn et pnp développés dans leur travail :
Fig I.39) Coupe schématique des transistors bipolaires npn et pnp développés pour la technologie
BiCMOS complémentaire sur SOI de Texas Instruments [El-Kareh03]
Dans cette technologie, les auteurs utilisent un substrat SOI épais avec une couche de
silicium de 1.25µm et un oxyde enterré d’épaisseur 0.145µm. Le collecteur est formé
de façon similaire aux technologies sur substrat massif : après la formation de couches
enterrées de type p et n dopées par implantation, qui composeront respectivement le
collecteur du transistor pnp et du transistor npn, une couche de silicium non dopée est
déposée par épitaxie. Une implantation sélective du collecteur (SIC) sous la base des
transistors permet d’ajuster le profil du collecteur indépendamment de l’épaisseur de
la couche de silicium épitaxiée.
- 67 -
Les bases SiGe des transistors npn et pnp sont réalisées séparément par épitaxie non
sélective. La base du transistor pnp est dopée par implantation d’arsenic et sans
détailler, les auteurs insistent sur l’importance de la position de l’hétérojonction
Si/SiGe à la jonction base/collecteur sur les performances du transistor pnp.
Pour les deux transistors, ils utilisent une couche d’oxyde interfacial (IFO) entre
l’émetteur et la base permettant d’augmenter le gain des transistors en réduisant le
courant de base (au détriment du bruit). Les émetteurs des transistors sont réalisés
séparément, l’émetteur du transistor npn précédant celui du transistor pnp.
Avec cette technologie, les résultats suivants ont été obtenus pour les deux types de
transistors :
Paramètre npn pnp

β 200 140
VAF (V) 95 200
BVCEO (V) 6 6
fTmax (GHz) @VCE=5V 27 27
fmax (GHz) @VCE=3V 90 60
Fig I.40) Caractéristiques électriques des transistors npn et pnp obtenues avec la technologie BiCMOS
complémentaire sur SOI développée par Texas Instruments [El-Kareh04]
I.D.1.3) Technologie BiCMOS Si/SiGe complémentaire sur

substrat massif
Les meilleurs résultats en fréquence sur une technologie BiCMOS Si/SiGe

complémentaire ont été rapportés par le laboratoire allemand IHP (Innovations for
High Performance microelectronics), sous la direction de B. Heinemann.
Les travaux ont été publiés à l’ECS-SiGe 2004 dans le papier [Heinemann04]
intitulé : « Complementary SiGe BiCMOS ». C’est une technologie BiCMOS
complémentaire 0.25µm sur substrat massif dont l’architecture des transistors npn et
pnp est présentée sur la figure suivante :
Fig I.41) Architecture des transistors npn et pnp de la technologie BiCMOS Si/SiGe complémentaire
sur substrat massif développée par IHP [Heinemann04]
- 68 -
- La base SiGeC des transistors pnp est déposée par épitaxie non-sélective dopée
phosphore in-situ sur une épaisseur de 30 nm. La résistance de base pincée obtenue
est de l’ordre de 10kΩ/□, qui en considérant les résistances usuelles des transistors de
type npn (de l’ordre de 2-3 kΩ/□) et la différence de mobilité entre les trous et les
électrons (une base de type n est moins résistive qu’une base de type p à dopage
équivalent), révèle un faible dopage de base.
- L’introduction du carbone dans la base SiGe, jamais rapportée jusqu’alors, a permis
de limiter la diffusion du phosphore de la base et d’obtenir des profils abrupts.
- Les auteurs insistent sur l’importance de l’optimisation du profil de germanium dans
la base afin de limiter les effets néfastes des barrières de potentiel induites par les
hétérojonctions Si/SiGe.
- Le collecteur des transistors pnp est formé après la base des transistors npn, dans une
zone active unique et dopé bore par implantation.
Avec cette technologie, les auteurs atteignent des fréquences fT/fmax de
115GHz/115GHz, pour une tension de claquage BVCEO de 2.6V, et un gain en courant
de 180 pour le transistor pnp.
I.D.1.4) Discussion
Le tableau suivant résume les principales caractéristiques ainsi que les points forts et
faibles des travaux décrits précédemment :
IBM TI IHP
[Harame91] [El-Kareh04] [Heinemann04]
Substrat Massif SOI épais Massif
Isolation LOCOS STI/DTI STI

Technologie
Couche
Collecteur Couche enterrée+épitaxie Tout implanté
enterrée+épitaxie
NSEG SiGe dopée
Base NSEG SiGe implantée As NSEG SiGeC dopée P in-situ
P in-situ
Architecture Double poly Simple poly Double poly
E/B Non auto-alignée Non auto-alignée Non auto-alignée
Points forts
Bonnes • Bonnes performances • Performances fT/fmax record

performances, pour pnp haute tension pour pnp
d’autant plus en • Performances similaires • Collecteur faible coût
1991 entre npn et pnp • Base fine SiGeC
•Résistance de base pincée de

Points faibles
•Architecture • Technologie chère 10kΩ/□ :

« obsolète » (SOI+STI/DTI+BL+…) - base peu dopée
•Non intégré dans • Architecture non auto- - Tension d’Early ?
un procédé alignée et base implantée • Architecture non auto-
BiCMOS → performances limitées alignée
• Faible budget thermique
Fig I.42) Résumé des caractéristiques et des points forts et faibles des travaux publiés sur le transistor
pnp détaillés précédemment
- 69 -
Chaque technologie présentée possède ses avantages et ses inconvénients. Les
résultats d’IBM ayant été publiés il y a plus de 15 ans, l’architecture utilisée est un
peu obsolète et la discussion se portera sur les travaux d’IHP et de TI.
- Les performances des transistors publiés par TI sont bonnes et très proches entre les
deux types de transistors bipolaires, critère important pour le développement d’une
technologie complémentaire. Cependant, l’architecture non-autoalignée et la base
implantée constituent des limites aux performances atteignables. D’autre part, la
technologie est relativement complexe et chère : au prix du substrat SOI, se rajoute
celui des masques nécessaires à la formation des tranchées d’isolation (profondes et
peu profondes) et du collecteur épitaxié.
- Les résultats en fréquence publiés par IHP sur les transistors pnp constituent un
record (en 2005). L’architecture utilisée, associant un substrat massif et un collecteur
tout implanté, présente l’avantage de réduire le coût de fabrication des composants.
En incorporant pour la première fois le carbone dans la base SiGe des transistors pnp,
ils ont pu réduire la diffusion du phosphore et obtenir une base fine.
Néanmoins, l’architecture n’est pas totalement auto-alignée, ce qui limite
potentiellement les performances, et la forte résistance de base pincée obtenue
témoigne d’un faible dopage de base et d’une probable médiocre tension d’Early (non
renseignée dans leurs résultats).
- Un point important qui ressort de ces quelques papiers concerne l’effet du profil de
germanium et de sa position, spécialement à la jonction base/collecteur, sur les
performances du transistor pnp SiGe. Les auteurs insistent, sans détails, sur cet aspect
qui semble être un des points les plus sensibles dans l’obtention d’un transistor pnp
ayant de bonnes performances. En optimisant le composant, l’équipe de H.L Harame
a ainsi pu obtenir une augmentation d’un facteur 5 de la fréquence de transition
maximale.
- 70 -
I.D.2) Etudes théoriques

Peu de papiers détaillent le problème des barrières parasites engendrées par les
hétérojonctions Si/SiGe dans la bande de valence. Cressler a publié en 2000 des
résultats tirés de simulation [Zhang00].
Dans ce papier, il met en évidence l’intérêt d’utiliser un profil de Ge rétrograde à la
jonction base/collecteur afin de minimiser l’impact des barrières parasites sur les
caractéristiques électriques, spécialement la fréquence de transition.
Les profils utilisés pour la simulation sont représentés sur le schéma suivant :
Fig I.43) Profils de dopants et de germanium utilisés dans la simulation
Les profils de dopants sont considérés constants et la base possède une largeur de 200
nm. Ces hypothèses diffèrent significativement de la réalité des transistors développés
actuellement, dont les profils de dopants s’apparentent à des profils gaussiens, et dont
la largeur de base est inférieure à 50 nm.
Les figures suivantes présentent la bande de valence du transistor pnp extraite par
simulation en fonction de la longueur du profil rétrograde de Ge à la jonction B/C,
ainsi que l’évolution de fT pour un profil rétrograde et un profil abrupt (« Box-like ») :
Fig I.44) Evolution de la barrière dans la bande de valence selon la longueur du profil rétrograde de
germanium à la jonction base/collecteur et évolution de fTmax des transistors npn et pnp selon la
longueur des profils box et rétrograde
- 71 -
D’après ces résultats, le profil rétrograde permet d’adoucir la barrière et améliore
grandement la fréquence de transition fT en limitant l’accumulation des trous.
L’augmentation du fT est importante pour une longueur de rétrograde variant entre 0
et 40 nm. Au contraire, un élargissement du profil « Box-like » vers le collecteur ne
permet pas d’augmenter fT car la barrière de potentiel est toujours présente.
D’autre part, l’utilisation d’un profil rétrograde à la jonction E/B ne change pas
significativement les performances des transistors pnp.
Ce papier apporte de nombreuses informations intéressantes. Cependant, les profils de

dopants constants et la largeur importante de la base utilisés pour les simulations
constituent une limitation dans la modélisation des dispositifs réels. Les simulations
que nous avons effectuées, présentées dans le chapitre III, utilisent des profils plus
proches des transistors fabriqués et les résultats que nous en avons extraits amènent à
des conclusions un peu différentes de ce papier.
- 72 -
I.E) Conclusion
Ce premier chapitre a permis de rappeler le

fonctionnement d’un transistor bipolaire de type pnp Si/SiGeC.
Bien que similaire à celui d’un transistor de type npn, un certain
nombre de différences importantes, liées aux caractéristiques
intrinsèques ainsi qu’à l’introduction du germanium dans la
base, ont pu être mises en évidence
En particulier, les effets de barrière liés à l’introduction du
germanium sont présentés comme cruciaux pour l’obtention de
transistors performants dans les différents travaux publiés sur le
sujet.
- 73 -
- 74 -
Chapitre II : Développement d’un
transistor bipolaire Si/SiGeC de type pnp
sur substrat SOI mince
- 75 -
- 76 -
Chapitre II: Développement d’un transistor bipolaire Si/SiGeC de type pnp sur substrat SOI mince
II.A) Introduction
Ce second chapitre a pour objet l’architecture et le

procédé de fabrication des transistors bipolaires pnp Si/SiGeC
sur SOI mince développés au cours de ce travail.
Une première partie rappelle le contexte et présente les

motivations qui ont mené à l’architecture utilisée pour le
développement des transistors.
Le procédé de fabrication sera ensuite détaillé, tout comme les
principales méthodes utilisées pour caractériser les transistors.
Enfin, les développements matériaux qui furent nécessaires ainsi
que les principaux problèmes de fabrication que nous avons dû
résoudre seront abordés.
- 77 -
II.B) Choix de l’architecture du transistor bipolaire pnp
Si/SiGe
II.B.1) Evolution de l’architecture des transistors

bipolaires Si/SiGe de type npn
Le choix de l’architecture est un aspect fondamental à la mise au point du composant
car elle va délimiter en partie le domaine de performances qu’il pourra atteindre. De
manière générale, chaque évolution de l’architecture rend possible un saut de
performances que d’autres facteurs (matériaux, techniques de fabrication,…) ne
peuvent permettre. Cette partie présente les principaux changements d’architecture
effectués dans le cadre du développement des transistors bipolaires Si/SiGe de type
npn à STMicroelectronics [Barbalat06], de la première génération à l’architecture que
nous avons choisie pour la fabrication du transistor pnp.
II.B.1.1) Structures non auto-alignées
II.B.1.1.1) Structure simple polysilicium
La première technologie BiCMOS intégrant un transistor bipolaire npn à base SiGe a

été développée sur le « nœud » 0.35µm (limite de résolution des étapes de
photolithographie) [Monroy99]. La structure du transistor, présentée sur le schéma
suivant, est dite simple polysilicium car elle n’utilise qu’un seul niveau de
polysilicium pour l’émetteur :
Fig II.1) Vue en coupe de la première architecture de transistor bipolaire npn utilisant une base SiGe
développée à STMicroelectronics
- 78 -
Les principales étapes de fabrication sont résumées ci-dessous :
- La fabrication du transistor débute avec la réalisation d’isolations par de l’oxyde dit

« LOCOS » (LOCal Oxidation of Silicon) et de la partie collecteur, composée de la
couche enterrée, du puits collecteur et d’une l’implantation SIC (Selectively
Implanted Collector).
- Une couche de polysilicium (appelée polybuffer) est ensuite déposée puis délimitée
par une gravure sèche pour ne subsister qu’à l’extérieur de la zone active principale.
Elle servira à minimiser les effets de charge induits par la présence de l’oxyde lors de
l’épitaxie de la base SiGe.
- La base SiGe est alors déposée par épitaxie non sélective. Le matériau croît de façon
monocristalline sur la zone active et de façon polycristalline à l’extérieur.
- La fenêtre émetteur de largeur ωE=0.4µm est ensuite ouverte, par gravure sèche,
dans un bicouche de nitrure et d’oxyde. Puis, l’émetteur est formé par un dépôt de
polysilicium (polyémetteur), implanté arsenic et gravé pour dégager les zones de
polysilicium externes.
- Celles-ci sont alors dopées par implantation bore pour former la base extrinsèque,
puis gravées à leur tour. Des espaceurs en nitrure sont réalisés sur les flancs du
polyémetteur pour éviter les courts-circuits émetteur/base lors de la siliciuration de la
structure.
- La suite des étapes est constituée par le recuit d’activation des dopants, la
siliciuration du transistor, et le dépôt des niveaux de métaux (aluminium).
Cette structure est dite quasi auto-alignée (Quasi Self Aligned : QSA) car la base
extrinsèque est implantée de manière alignée sur le polyémetteur (avec le même
niveau de photolithographie). Cependant, celui-ci n’est pas aligné par rapport à la
fenêtre émetteur et donc à la base intrinsèque.
Cette structure simple demande peu d’étapes de fabrication mais comporte plusieurs
inconvénients :
- L’implantation de la base extrinsèque introduit des défauts dans la base, qui

accélèrent la diffusion des dopants (mécanisme TED, pour Transient Enhanced
Diffusion)
- La base extrinsèque contient du germanium qui dégrade la formation du siliciure
- Il est difficile d’obtenir une fenêtre émetteur étroite, ce qui pénalise la résistance
d’accès à la base
- La topologie du transistor est pénalisée par la présence des zones d’oxyde LOCOS
Les performances atteintes par cette structure sont fT=45GHz, fmax=60GHz et

BVCEO=4V pour le transistor npn Si/SiGe de la technologie BiCMOS6G [Monroy99].
- 79 -
II.B.1.1.2) Structure double polysilicium
Pour pallier à ces défauts, une première structure, dite double polysilicium quasi auto-
alignée, a été développée pour le nœud 0.25µm, dans laquelle la base extrinsèque est
formée par une seconde vraie couche de polysilicium [Baudry01]. Le schéma de la
figure suivante présente une coupe de cette architecture :
Fig II.2) Vue en coupe de l’architecture double polysilicium quasi auto-alignée
- Comme pour la structure simple polysilicium, la fabrication de ce transistor bipolaire

double polysilicium commence par la réalisation de l’isolation par oxyde, du
collecteur et le dépôt du polybuffer.
- La base SiGe est également déposée par épitaxie non sélective. Elle est suivie du
dépôt d’un empilement d’oxyde et de nitrure, gravé à l’intérieur de la zone active pour
former la « vignette », qui va permettre de protéger la base intrinsèque lors des étapes
ultérieures.
- Le polysilicium de base (polybase) est déposé et implanté, et une couche d’oxyde,
qui permettra d’isoler le polybase du polyémetteur, est déposée. L’empilement total
est délimité par une gravure afin de libérer les zones de contacts du collecteur.
- Une gravure vient ensuite ouvrir la fenêtre de l’émetteur d’une largeur de 0.3 µm
jusqu’à la vignette. Des espaceurs internes en nitrure sont réalisés dans la fenêtre
émetteur afin de diminuer la largeur effective d’émetteur et d’isoler électriquement le
polybase du polyémetteur.
- Au moment de la gravure du nitrure des espaceurs, la vignette est également gravée,
libérant l’oxyde piédestal, éliminé à son tour par une gravure humide pour permettre
le dépôt de l’émetteur. Après gravure de ce dernier, le recuit d’activation est réalisé et
l’ensemble du transistor est siliciuré.
- 80 -
Les améliorations apportées par cette structure sont nombreuses :
- La zone active de base est cette fois-ci définie par des tranchées d’oxyde STI
(Shallow Trench Isolation), qui outre la réduction des capacités parasites, permettent
d’obtenir une topologie plane après l’épitaxie SiGe de la base.
- La formation d’espaceurs internes dans la fenêtre émetteur est rendue possible,
permettant de diminuer sa largeur effective sans complexifier l’opération de
photolithographie.
- La siliciuration de la base extrinsèque est bien meilleure car elle ne contient pas de
germanium et sa topographie est plane.
Néanmoins, l’architecture n’est pas auto-alignée du fait de l’utilisation de la vignette.

Elle impose deux niveaux de photolithographie, sources d’un éventuel désalignement,
pour définir la distance notée « d » sur la figure suivante entre le bord de la fenêtre
émetteur et le lien entre la base intrinsèque et la base extrinsèque.
Fig II.3) Distance d entre le bord de la fenêtre émetteur et le lien bases intrinsèque/extrinsèque définie
par deux niveaux de photolithographie sources d’un éventuel désalignement
Les performances obtenues avec cette structure dans la technologie 0.25µm atteignent
fT=70GHz, fmax=90GHz et BVCEO=2.6V avec une base SiGe [Baudry01] et
fT=60GHz, fmax=120GHz et BVCEO=3V avec une base SiGeC [Baudry03].
Elle a été également utilisée pour une première technologie BiCMOS SiGeC 0.13 µm,
dans laquelle les performances du transistor npn sont les suivantes : fT=fmax=150GHz
et BVCEO=1.7V [Laurens03].
- 81 -
II.B.1.2) Structures auto-alignées
Malgré les qualités de l’architecture précédente, l’absence d’auto-alignement limite

les performances par la marge d’alignement nécessaire entre les étapes de
photolithographie et les effets parasites liés à d’éventuels désalignements.
Pour améliorer davantage les performances, les technologies développées par la suite
utilisent une structure totalement auto-alignée.
II.B.1.2.1) Structure double polysilicium auto-alignée sur

substrat massif
La figure suivante présente le schéma de l’architecture double polysilicium totalement
auto-alignée (FSA : Fully Self Aligned) développée sur le nœud 0.13 µm dans
l’optique d’applications à très hautes fréquences :
Fig II.4) Vue en coupe de la structure double-polysilicium totalement auto-alignée
L’auto-alignement est réalisé autour de la fenêtre émetteur par la suppression de la

vignette utilisée dans les précédentes architectures. Une seule étape de
photolithographie est alors nécessaire pour former la partie intrinsèque du composant.
Ceci est rendu possible par l’utilisation de l’épitaxie sélective pour la base intrinsèque
(SEG : Selective Epitaxial Growth), qui se dépose uniquement dans une cavité,
ouverte à cet effet, dans l’oxyde piédestal (les détails de ce procédé seront développés
dans la partie II.D.1).
L’auto-alignement permet de s’affranchir des marges de désalignement et ainsi de
minimiser la distance « d » de la figure Fig II.3), réduisant les résistances d’accès et
améliorant les performances dynamiques.
Cette architecture performante a permis d’obtenir les meilleurs résultats atteints

jusqu’à présent (2007) sur les transistors de type npn au sein de STMicroelectronics.
Ces performances sont de : fT=280 GHz, fmax=300 GHz et BVCEO=1.5V
[Chevalier05].
- 82 -
II.B.1.2.2) Structure double polysilicium auto-alignée sur SOI

mince
L’utilisation d’un substrat SOI (Silicon On Insulator), composé d’une couche de

silicium sur une couche d’oxyde, présente plusieurs avantages sur le substrat massif.
Le principal est de permettre une isolation électrique complète entre les différents
blocs de circuits présents sur la plaque, grâce à la couche d’oxyde enterré (BOX :
Buried OXide).
Par ailleurs, le choix d’un substrat SOI dit mince dont la couche de silicium est
typiquement inférieure à ~300 nm permet plusieurs améliorations :
- En réduisant l’épaisseur de la couche de silicium sur l’oxyde BOX, les performances

électriques des transistors de type MOS et des composants passifs sont accrues. Elles
seront donc meilleures dans le cas de l’utilisation d’un substrat SOI mince que pour
un substrat SOI épais.
- Les tranchées d’oxyde profondes utilisées sur substrat massif ou sur substrat SOI
épais (cf. I.D.1.2) pour isoler les transistors bipolaires deviennent inutiles et le
procédé de fabrication s’en trouve simplifié.
Dans l’optique du développement de transistors npn performants pour une technologie

BiCMOS SiGe 0.13 µm sur SOI mince [Boissonnet06], l’architecture totalement auto-
alignée a ainsi été adaptée à un substrat SOI utilisant 150 nm de silicium sur 400 nm
d’oxyde.
La figure suivante présente une coupe schématique de cette architecture :
Fig II.5) Vue en coupe de la structure double polysilicium auto-alignée sur SOI mince des transistors
Si/SiGeC de type npn
Ce schéma met en évidence la construction particulière du collecteur liée aux

contraintes imposées par l’utilisation d’un substrat SOI mince [Avenier06]. Elles
seront explicitées dans la partie II.B.2.2).
Les performances atteintes par cette structure sont de : fT=140 GHz, fmax=200 GHz et
BVCEO=3V [Chantre06].
- 83 -
II.B.2) Architecture retenue pour le transistor pnp
Si/SiGe
II.B.2.1) Choix de l’architecture auto-alignée sur SOI mince
Dans le cadre de l’intégration d’un transistor pnp dans la technologie BiCMOS SiGe
0.13 µm sur SOI mince afin de développer une technologie complémentaire, le choix
d’utiliser l’architecture symétrique en termes de dopants (n↔p) du transistor npn,
s’est révélé naturel.
Le schéma de l’architecture retenue pour le développement de transistor bipolaire à
hétérojonctions Si/SiGeC de type pnp sur SOI mince est représenté sur la figure
suivante :
Emetteur p+ Contacts de base hors du plan

Polybase n+
C B E B C
p+ p p+
Oxyde
Collecteur p
Base n Si/SiGeC Substrat Si
Fig II.6) Architecture utilisée pour le développement des transistors pnp Si/SiGeC sur SOI mince
Les caractéristiques principales de l’architecture, profitant des améliorations apportées

aux précédentes générations de transistors npn, sont résumées ci-dessous :
- Structure double polysilicium : une première couche de polysilicium compose la

base extrinsèque, la seconde forme l’émetteur
- Structure totalement auto-alignée : grâce à l’utilisation de l’épitaxie sélective pour le
dépôt de la base intrinsèque, l’émetteur est aligné avec la base extrinsèque.
- Des espaceurs internes sont utilisés pour réduire la fenêtre émetteur sans nécessiter
d’étape de photolithographie complexe.
Le procédé de fabrication sera détaillé dans la partie II.C.1).
- 84 -
II.B.2.2) Conséquences de l’utilisation d’un substrat SOI

mince
II.B.2.2.1) Construction du collecteur
- Dans les architectures conventionnelles sur substrat massif, le contact collecteur est
séparé de la zone de base à l’aide de tranchées peu profondes d’oxyde. La profondeur
de ces tranchées (~0.4µm) étant plus importante que l’épaisseur du film de silicium
(~0.15µm), il est nécessaire de les supprimer pour contacter le collecteur. Ceci a pour
effet d’augmenter la capacité parasite base/collecteur du transistor.
En conséquence, comme le montre la Fig II.6), le transistor est réalisé dans une zone
active unique et les contacts collecteur sont placés latéralement par rapport à la
structure émetteur/base.
- Par ailleurs, contrairement aux transistors sur substrat massif dont le collecteur
utilise une couche fortement dopée, enterrée sous une épitaxie, celui-ci est formé
directement par implantation, simplifiant le procédé de fabrication.
II.B.2.2.2) Dessin cellulaire du transistor
La couche de silicium qui forme le collecteur étant moins épaisse que pour un
transistor réalisé sur substrat massif et les prises collecteur étant placées latéralement,
la résistance collecteur est plus importante, pénalisant les performances dynamiques.
Pour réduire cet effet, une solution consiste à diminuer la distance entre le bord de la
fenêtre émetteur et le contact collecteur, nommée LC sur le schéma de la figure
suivante : L C
E B C
B
Fig II.7) Illustration de la longueur imposée par le contact de base à la dimension LC
Cependant, la surface nécessaire au positionnement du contact de base impose une

longueur LC minimale (0.71µm avec les règles de dessin de la technologie utilisée).
Pour pallier à cette contrainte, de nouvelles structures de transistor, notées CBEBC, ont
été développées [Avenier06], dans lesquelles le contact de base n’est plus situé dans
le même plan que les contacts émetteur et collecteur, mais dans un plan
perpendiculaire.
La figure suivante présente le dessin de la structure CBEBC en vue de dessus et le
schéma correspondant vu en coupe :
- 85 -
B B B
C E C
C E C
x x’
Fig II.8) Vue de dessus et en coupe de la structure CBEBC avec contacts de base déportés
Avec les contacts de base ainsi déportés, la distance LC n’est plus contrainte par la
taille des contacts. Ceci permet de réduire significativement LC (valeur nominale
utilisée : 0.37µm) et ainsi la longueur parcourue dans le collecteur par les porteurs.
Lorsque l’on souhaite obtenir un dispositif ayant une longueur effective d’émetteur
importante, les contacts de base latéraux sont reproduits plusieurs fois afin de ne pas
augmenter la résistance d’accès entre les contacts de base et le centre de la base
intrinsèque. Le transistor adopte alors une structure cellulaire, avec une cellule
élémentaire reproduite plusieurs fois, comme illustré sur le dessin en vue de dessus de
la figure suivante (5 cellules élémentaires) :
B B B B B B
Fig II.9) Dessin en vue de dessus d’une structure cellulaire CBEBC possédant 5 cellules élémentaires
II.B.2.2.3) Régime de déplétion latérale

Outre les conséquences sur l’architecture du transistor, le substrat SOI mince induit
une modification du fonctionnement électrique du transistor bipolaire, se produisant
en particulier dans le cas de faibles dopages collecteur. Ce comportement est décrit
brièvement ci-après :
A la jonction base/collecteur, la zone de charge d’espace s’étend principalement dans

le collecteur, moins dopé que la base. Pour un fort dopage collecteur, son étendue est
faible et reste confinée sous la base intrinsèque. A mesure que le dopage collecteur
décroît ou que la polarisation inverse base/collecteur augmente, la zone de charge
d’espace s’étend verticalement de façon similaire à un transistor sur substrat massif,
jusqu’à atteindre la couche d’oxyde enterrée.
Si le dopage décroît davantage, la zone de charge d’espace ne peut s’étendre
qu’horizontalement et du fait de la faible épaisseur de silicium, son étendue augmente
- 86 -
rapidement avec la variation de dopage (ou de la polarisation base/collecteur).

[Avenier06]
Ce phénomène se traduit sur les caractéristiques électriques par l’existence de deux

domaines distincts de fonctionnement :
- Un régime « classique » pour les forts dopages collecteur, similaire aux transistors
sur substrats massifs, dans lequel la zone de charge d’espace base/collecteur reste
confinée sous la base intrinsèque.
- Un régime « déplété » pour les faibles dopages collecteur, dans lequel la zone de
charge d’espace base/collecteur s’étend horizontalement dans le collecteur.
Le champ électrique maximal cessant d’augmenter lors du passage du régime

classique au régime déplété, la tension de claquage émetteur/collecteur est améliorée.
Ce comportement a été étudié en détail dans [Avenier06] pour les transistors npn et
sera illustré dans la partie III.C.1) à l’aide de simulations.
- 87 -
II.B.3) Masques et structures de test
II.B.3.1) Répartition des structures sur le masque
Du fait du coût de fabrication très élevé des masques de photolithographie, un jeu de

masques est partagé entre différents groupes de recherche. Le champ élémentaire est
découpé en barrettes qui embarquent les structures développées par un groupe de
recherche spécifique.
Le schéma suivant illustre ce processus, depuis la reproduction du champ élémentaire
sur la plaquette de silicium, jusqu’aux plots de contact d’un transistor :
6 7
1 2 3
20 cm ~30 mm
8 4 9
Reproduction du champ élémentaire sur la

plaquette Répartition des barrettes sur le champ élémentaire
Base
Emetteur
Emplacement
d’un transistor
Collecteur
Substrat
Barrettes embarquant des structures de transistors
Plots de contact du transistor
Fig II.10) Reproduction du champ élémentaire sur la plaque et répartition des structures sur le jeu de
masques
Plusieurs barrettes de tests ont été développées par le groupe bipolaire avancé et
comprennent de nombreuses structures de transistors. La variété des structures rend
possible l’étude de l’influence de divers paramètres géométriques sur les
caractéristiques électriques ou sur le procédé de fabrication.
- 88 -
Citons comme exemple les variations de la largeur de la fenêtre émetteur : celle-ci

vaut 0.3 µm pour le dispositif standard et varie à 0.6 µm et 0.9 µm sur certaines
structures étudiées dans ce travail. Cela permet de caractériser le comportement des
procédés de fabrication et des caractéristiques électriques, sensibles à ce paramètre.
Nous avons par ailleurs étudié l’influence de la dimension LC (cf. Fig II.7), qui varie
sur une large gamme (entre 0.25 et 0.6 µm) avec les dispositifs présents sur le jeu de
masque utilisé. Ce paramètre est notamment intéressant pour étudier l’évolution des
performances dynamiques.
De nombreuses autres variations existent comme le nombre de cellules élémentaires
sur les dispositifs cellulaires, la longueur de l’émetteur…
II.B.3.2) Structures asymétriques BEC
Les structures symétriques ayant des contacts de base déportés, de type CBEBC (cf.
Fig II.8), nécessitent au moins deux niveaux de métaux pour pouvoir contacter
l’émetteur, la base et le collecteur. Elles ne sont donc pas testables lors de l’arrivée
des lots au premier niveau de métal.
Les mesures faites à ce niveau utilisent des transistors asymétriques, nommés BEC,
qui ne nécessitent qu’un seul niveau de métal pour être testables. Leur architecture est
illustrée sur la figure suivante :
B E C
x x’
Fig II.11) Vue de dessus et vue en coupe schématique d’un transistor d’architecture BEC
Ces structures apportent les mêmes informations concernant le système émetteur/base

que les structures symétriques. Leur inconvénient principal provient du collecteur,
plus résistif, qui les rend plus sensibles aux effets de résistances séries à haute
injection. Elles ne sont donc pas utilisées pour les mesures hyperfréquences.
- 89 -
II.B.3.3) Structures de test dynamique
Pour mesurer précisément les performances dynamiques des transistors, il est

primordial de minimiser les effets parasites et spécialement les éléments capacitifs.
C’est pourquoi il existe des barrettes spécifiques destinées à ces mesures. Les
architectures des transistors sont identiques à celles utilisées pour les mesures
statiques. Cependant, les interconnexions métalliques diffèrent. Les lignes de métaux
suivent un dessin particulier permettant de minimiser au mieux les éléments capacitifs
entre chaque niveau de métal et les prises de contact sont réparties différemment.
La figure suivante présente une même structure de transistor, dans une barrette de test
statique et dans une barrette de test dynamique :
Fig II.12) Vues de dessus d’une même structure de transistor, dans une barrette de test statique (à
gauche) et dans une barrette de test dynamique (à droite)
II.B.3.4) Structures de rendement
Certaines structures utilisent un très grand nombre de cellules élémentaires,

interconnectées. La moindre défaillance d’une cellule élémentaire se reporte sur les
caractéristiques de la structure et les courants de fuite sont multipliés par le nombre de
cellules élémentaires.
Ces structures, dites de rendement, permettent ainsi d’évaluer le rendement et la
robustesse du procédé de fabrication.
Sur le masque utilisé, des structures de rendement possédant 1000, 3000 et 10000
cellules élémentaires sont présentes. Le dessin de la figure suivante illustre la
structure composée de 1000 cellules élémentaires :
Fig II.13) Dessin d’une structure de rendement possédant 1000 cellules élémentaires
- 90 -
II.B.3.5) Dispositif de référence
Les caractéristiques électriques sont usuellement extraites sur un dispositif de

référence, qui possède des dimensions communes aux différentes structures à partir
desquelles sont faites la plupart des variations de géométrie.
C’est une structure de type CBEBC, possédant 5 cellules élémentaires, dont les
principales dimensions sont présentées sur le schéma suivant :
B B
LE=1.32µm
E C
x x’
0.11µm
W Si=0.15 µm
W BOX=0.4 µm
~0.15µm
LC=0.37µm
ωE=0.3µm
Fig II.14) Vue de dessus et en coupe et dimensions du dispositif de référence
A l’aide des espaceurs internes, la largeur d’émetteur ωE est réduite de 0.3 µm à ~0.15
µm, nommée largeur effective ωEeff. De même, la longueur d’émetteur LE d’une
cellule élémentaire décroît sensiblement de 1.32 µm à LEeff =1.17 µm.
Finalement, du fait des 5 cellules élémentaires, la surface AE du dispositif standard
vaut :
AE = n ⋅ LEeff ⋅ ω Eeff = 5 ⋅ 1.17 ⋅ 0.15 = 0.88µm 2
La connaissance de la surface du dispositif permet de déduire les densités de courant

et facilite ainsi la comparaison entre dispositifs de surfaces différentes.
- 91 -
II.C) Développement du procédé de fabrication des
dispositifs
La réalisation des échantillons se déroule dans la salle blanche de STMicroelectronics.
Pour cela, des lots de 25 plaques de SOI mince de 200 mm de diamètre sont utilisés.
Ces lots vont suivre une succession d’étapes que l’on nomme une route, depuis
l’introduction en salle des plaques vierges jusqu’à la dernière étape de fabrication des
composants. Pour la fabrication des transistors pnp, environ 200 étapes sont
nécessaires et la durée totale de fabrication des dispositifs varie généralement entre 4
et 6 mois.
II.C.1) Etapes principales de fabrication

La fabrication des composants peut se diviser en deux parties principales :
- Une partie « Front End » comprenant toutes les étapes de fabrication des
parties actives du transistor
- Une partie « Back End » qui comprend toutes les étapes de métallisation (6
niveaux de cuivre dans la technologie 0.13 µm utilisée)
Au moins deux mois sont nécessaires pour terminer la partie « Front End » et
atteindre le premier niveau de métal. Puis, environ deux mois sont à nouveau
nécessaires pour réaliser l’ensemble des interconnexions métalliques.
Les principales étapes de la fabrication des transistors sont détaillées par la suite.
II.C.1.1) Zone active et dopage collecteur
Les premières étapes de fabrication consistent à définir la zone de silicium où sera

fabriqué le transistor : la zone active. Pour cela, des tranchées d’oxydes peu profondes
sont réalisées de part et d’autre de la zone active. Une implantation de bore vient
ensuite doper la zone de silicium pour former le collecteur.
Bore : 1012 – 1014 at/cm2
STI p STI
Fig II.15) Définition de la zone active et implantation du bore du collecteur
- 92 -
La dose de bore implanté varie entre 1012 et 1014 at/cm2 en fonction du domaine de
fonctionnement souhaité : un fort dopage pour un dispositif rapide et faible dopage
pour une forte tenue en tension.
II.C.1.2) Base extrinsèque et prises collecteur
L’oxyde dit piédestal dans lequel sera formée la base intrinsèque est ensuite déposé
sur une épaisseur de 68 nm, ainsi que le polysilicium qui formera la base extrinsèque
(50 nm), dopé par une implantation pleine plaque d’arsenic.
Ces deux couches sont gravées et une implantation forte dose de bore permet de
définir les zones de contact du collecteur (le fort dopage permettant de réduire la
résistance de contact).
Arsenic : ~1015 at/cm2
Bore
p+ p+
C Oxyde piédestal C
E
Fig II.16) Dépôts de l’oxyde piédestal et du polysilicium de base, implantation des contacts collecteurs.
II.C.1.3) Fenêtre émetteur et base intrinsèque
Un bi-couche diélectrique (oxyde+nitrure) est déposé sur le polysilicium de base. Ce

diélectrique, nommé « interpoly », permettra l’isolation entre le polysilicium de la
base extrinsèque et le polysilicium de l’émetteur. Une gravure vient ensuite ouvrir la
fenêtre émetteur, de largeur ωE. Après formation d’un premier espaceur interne en
nitrure pour protéger les flancs de la fenêtre, une étape de désoxydation humide
permet de graver l’oxyde piédestal, puis la base intrinsèque est déposée par épitaxie
sélective dans la cavité nouvellement créée :
ωE Diélectrique « interpoly »
Base intrinsèque
Fig II.17) Dépôt du diélectrique interpoly, ouverture de la fenêtre émetteur, formation d’un espaceur
interne et dépôt de la base intrinsèque par épitaxie sélective
- 93 -
II.C.1.4) Espaceurs internes et émetteur
Précédant le dépôt de l’émetteur, les espaceurs internes sont formés. Ceux-ci vont
permettre de réduire la largeur effective ωeff de l’émetteur à ~0.15 µm. Viennent
ensuite le dépôt du polysilicium de l’émetteur, dopé bore in-situ, et sa gravure :
ωeff
Fig II.18) Formation des espaceurs internes et de l’émetteur
II.C.1.5) Recuit final, siliciuration et métallisation
Le recuit final est réalisé. Il s’agit d’un recuit très rapide à une température de 1080°C
pour les transistors étudiés dans ce travail. Ce recuit constitue l’essentiel du budget
thermique vu par les transistors et a pour but d’activer les dopants des zones
implantées. Il a aussi pour effet de faire diffuser les dopants de base et d’émetteur.
La dernière étape de la partie Front-End se nomme la siliciuration : sur les zones de
silicium et de polysilicium où seront pris les contacts, une couche de cobalt est
déposée pour former un alliage CoSi2, permettant d’obtenir des contacts ohmiques
ayant une très faible résistivité.
Le premier niveau de métal (Cu) est ensuite déposé, permettant de faire une première
série de caractérisations électriques, suivi des 5 autres niveaux de métaux jusqu’à la
fin du procédé de fabrication.
- 94 -
II.C.2) Enchainement et suivi des opérations
II.C.2.1) Intégration dans le procédé CMOS
Les transistors bipolaires pnp étudiés étant destinés à être utilisés avec des transistors
MOS dans une technologie BiCMOS, les étapes de fabrication spécifiques au
transistor pnp sont intégrées à une route CMOS sur le nœud 0.13 µm. Le graphique de
la figure suivante représente l’intégration des étapes propres à la réalisation des
transistors pnp dans le procédé de fabrication des MOS :
Procédé CMOS Module pnp
• Isolation par STI

• Formation des caissons N et P
• Croissance de l’oxyde de grille • Ouverture des régions pnp + implantation collecteur (masque # 1)
• Dépôt du polysilicium de grille • Dépôt du polybase et gravure (masque # 2)
• Dépôt du diélectrique interpoly
• Ouverture de la fenêtre émetteur (masque # 3)
• Gravure du polysilicium de grille • Dépôt de la base SiGeC par épitaxie sélective
• Implantation LDD • Formation des espaceurs internes
• Formation des espaceurs de grille • Dépôt du polyémetteur et gravure (masque # 4)
• Implantation S/D
• Recuit spike
• Silicuration Cobalt
• Métallisation des contacts + Cu
Fig II.19) Intégration des étapes spécifiques aux transistors pnp dans le procédé de fabrication des
MOS
Les étapes spécifiques aux transistors pnp (~50 étapes) s’intègrent principalement
entre le dépôt et la gravure du polysilicium de grille des transistors MOS.
Les ~200 étapes de la route utilisée sont donc constituées en majorité par les étapes
standards du procédé de fabrication des transistors MOS, notamment la totalité du
Back-End.
Le procédé de fabrication ne nécessite que quatre masques de photolithographie
supplémentaires au procédé de fabrication des transistors MOS pour l’intégration des
transistors bipolaires pnp.
- 95 -
II.C.2.2) Suivi des lots
Afin de contrôler la progression des lots lors de leur fabrication en salle blanche, des
tableaux de suivi sont utilisés. La figure suivante présente un exemple de tableau de
suivi de lot :
Temps (jours)
1 mois
Front-end
Etapes
Test M1
Lot n Lot n+1
Back-end
Test M6
Fig II.20) Tableau de suivi des lots
L’échelle verticale présente l’ensemble des étapes de fabrication de la route et

l’échelle horizontale correspond au temps, chaque case représentant un jour. Un lot
correspond à une couleur.
Ce tableau permet de mettre en évidence les étapes critiques, pour lesquelles un lot
reste plusieurs jours, voire semaines, en cas de problème ou pour développer un
procédé spécifique. Cela concerne principalement la partie front-end.
D’autre part, il permet d’anticiper le temps restant à un lot avant d’arriver à un niveau
de test électrique et obtenir des résultats, utilisés pour définir les conditions de
fabrication des lots suivant.
Du fait de la durée importante de fabrication, il n’est pas envisageable d’attendre
qu’un lot termine sa fabrication pour lancer le suivant, particulièrement dans le cadre
de ce travail nécessitant beaucoup de développements. Les résultats électriques
obtenus au premier niveau de métal servent donc régulièrement de références pour le
- 96 -
passage des lots suivants et parfois, de nouvelles conditions de fabrication sont testées
sans attendre les résultats des précédentes.
II.C.2.3) Tableau de dégroupage
Pour définir les caractéristiques et les procédés à appliquer sur un lot, des tableaux de
dégroupage sont utilisés. A chaque lot est ainsi associée une feuille de dégroupage.
Elle définit pour chaque plaque du lot et pour chaque étape sur lesquelles des
variations sont prévues (en particulier les étapes de dopage du collecteur, de dépôt de
base et d’émetteur), les conditions à utiliser.
La figure suivante présente un exemple de feuille de dégroupage :
n° et nom de l’opération conditions de fabrication n° plaque
Fig II.21) Exemple de feuille de dégroupage utilisée pour définir les conditions de fabrication pour
chaque plaque d’un lot
Pour chaque opération et pour chaque condition de fabrication, on définit le nombre

de plaques à utiliser. Par exemple, on peut distinguer ici l’étape d’implantation
collecteur (opération 3331) pour laquelle 4 conditions ont été utilisées, la première
condition concerne les plaques 13 à 25, la seconde les plaques 1 à 4…
Chaque combinaison unique de conditions est appelée une branche, au nombre de 12

dans l’exemple précédent.
Généralement, au moins 2 plaques sont utilisées pour chaque branche, afin de
s’assurer de la reproductibilité du procédé de fabrication et pour prévenir un éventuel
problème sur une plaque. L’utilisation de 3 plaques permet d’envisager le retrait d’une
plaque en cours de fabrication pour faire des caractérisations (généralement
destructives) ou l’utilisation d’une plaque, dite « éclaireuse », sur laquelle sont
réalisés des calibrages nécessaires pour certaines opérations (principalement le dépôt
de la base et de l’émetteur).
- 97 -
II.C.3) Caractérisation des dispositifs
II.C.3.1) Caractérisations physiques
De nombreux outils permettent d’observer et de caractériser les dispositifs lors de leur

fabrication. Les principaux moyens à notre disposition sont le microscope
électronique à balayage (SEM), le microscope électronique à transmission (TEM)
ainsi que les analyses SIMS (Secondary Ion Mass Spectroscopy).
• Le SEM peut être utilisé de deux façons :

- en vue de dessus, pour mesurer par exemple la dimension de motifs géométriques,
détecter la présence d’éventuels défauts,…
- en coupe, afin d’observer et de mesurer l’épaisseur des différentes couches
composant le transistor.
La figure suivante présentent une vue de dessus et une vue en coupe d’un transistor
après le dépôt de l’émetteur :
Fig II.22) Vues de dessus et en coupe au SEM d’un transistor après dépôt de l’émetteur
La vue de dessus met en évidence la rugosité du polysilicium, étroitement liée aux

conditions de dépôt, alors que la vue en coupe permet de contrôler l’épaisseur
déposée.
• Le TEM offre une bien meilleure résolution que le SEM et un contraste plus marqué,
qui permet de distinguer avec précision les différentes couches composant le
transistor. Contrairement au SEM, il permet de caractériser précisément la cristallinité
des matériaux. De plus, associé à une technique de filtrage de l’énergie des
électrons (EFTEM pour Energy Filtered TEM), il est possible de distinguer les
espèces chimiques majoritaires et d’extraire par exemple le profil de germanium à
travers la base.
La figure suivante présente une vue en coupe TEM d’un transistor, une image en
fausses couleurs obtenue par la technique EFTEM et une coupe du profil de Ge dans
la base :
- 98 -
E coupe xx’
x
B
x’ %Ge
C
Ge, O, N
Fig II.23) Observations TEM et EFTEM en fausses couleurs d’un transistor, et extraction du profil de
germanium à travers la base
• L’analyse SIMS permet de tracer les profils de distribution en profondeur des

différentes espèces chimiques présentes dans l’échantillon. Elle s’est avérée
particulièrement utile à la mise au point des procédés de dépôt de base et d’émetteur
du transistor, pour contrôler le positionnement des jonctions E/B et B/C, les niveaux
de dopage, la présence d’une éventuelle contamination…
La figure suivante présente un exemple de résultats d’analyses SIMS effectuées sur un
lot, montrant les profils de bore, de germanium, de phosphore et de carbone.
L’émetteur est situé sur la gauche, la base est au centre et le collecteur est à droite :
1.E+21 25
Phosphorous
E B Carbon C
Boron
1.E+20 [B] Germanium 20
Concentration (at/cm3)
[C]
1.E+19 15
Ge(%)
[Ge]
1.E+18 10
[P]
1.E+17 5
1.E+16 0
0 1000 2000 3000
Profondeur
Depth (A)(Å)
Fig II.24) Exemple d’analyse SIMS des profils de dopants, de Ge et de C d’un transistor pnp Si/SiGeC
Cependant, alors que le TEM et le SEM permettent d’observer directement le

transistor, l’analyse SIMS ne peut être faite que sur une large surface. Ainsi, lors de la
fabrication du transistor, les couches de matériaux sont également déposées dans des
« boîtes SIMS » servant à l’analyse. Or, le dépôt des couches, en particulier celui de la
base intrinsèque, peut être sujet à des effets de charge (cf. II.D.1.4) dont la
conséquence est que l’épaisseur des couches diffère selon que le dépôt est réalisé sur
une faible ou large surface. Cet effet est donc à prendre en compte dans
l’interprétation des analyses SIMS et la corrélation avec les mesures électriques sur
les dispositifs.
- 99 -
II.C.3.2) Caractérisations électriques
II.C.3.2.1) Tests paramétriques automatiques

Une première série de mesures est réalisée lors de l’arrivée du lot au premier niveau
de métal, puis de nouvelles mesures sont effectuées à la fin du procédé de fabrication.
Ces mesures sont faites de façon automatique en salle blanche sur des bancs de tests
Keithley, et permettent d’extraire de nombreuses caractéristiques électriques des
transistors ainsi que divers paramètres technologiques.
Pour chaque plaque, les mesures sont effectuées à 9 endroits différents de la plaque,
nommés sites, représentés sur la figure suivante :
6 7
1 2 3
8 4 9
Fig II.25) Emplacement des 9 sites de mesures des tests paramétriques sur la plaque
Cela permet d’étudier le comportement des procédés de fabrication, parfois non-

uniformes sur la plaque et surtout, donne accès à une analyse statistique des résultats.
Ainsi, avec un logiciel spécialisé, les résultats électriques, comme les gains en
courants des transistors à une certaine polarisation, peuvent être extraits sous forme de
« boxplot ». La figure suivante présente un exemple de boxplot pour 6 plaques d’un
lot :
- 100 -
Valeur du paramètre étudié
Valeur maximale
σ
Valeur médiane
n° plaque
Valeur minimale
Fig II.26) Exemple de boxplot utilisé pour l’exploitation des résultats des tests paramétriques
Le boxplot donne accès à la valeur médiane du paramètre, permet d’observer les

valeurs minimales et maximales, et le sigma renseigne sur la dispersion du paramètre
étudié (50% des valeurs obtenues sont dans σ).
La valeur médiane, considérée la plus significative, est souvent utilisée. Ainsi, les
résultats présentés pour divers paramètres dans le chapitre IV correspondent à la
valeur médiane des boxplots.
De nombreux paramètres sont extraits lors des tests paramétriques. Ceux-ci vont
concerner les transistors développés mais également des paramètres, dit
technologiques, renseignant sur les résistances de différentes couches, les résistances
de contact…
- Caractéristiques des transistors bipolaires
Les principaux paramètres électriques extraits lors des tests paramétriques sur les
transistors sont les suivants :
- le courant de base, le courant collecteur et le gain, pour trois régimes

d’injection correspondants à différentes polarisations VEB : faible VEB=0.6V,
moyenne VEB=0.75V et forte VEB=0.85V
- les tensions d’Early direct et inverse
- les tensions de claquage BVCEO, BVCBO et BVEBO
- les résistances d’émetteur et de collecteur
- le courant de fuite émetteur/collecteur
Pour chaque site, ces mesures sont effectuées sur plusieurs structures de transistor
ayant des géométries différentes.
- 101 -
A ces mesures, s’ajoute l’extraction de paramètres spécifiques au transistor bipolaire,
obtenue à l’aide de structures particulières.
Un des paramètres fréquemment utilisé pour caractériser la base des transistors est la
résistance de base pincée. Celle-ci représente la résistance de couche de la base,
« pincée » entre l’émetteur et le collecteur. Sa valeur permet d’estimer le dopage
effectif de la base du transistor et s’avère particulièrement utile pour la mise au point
du procédé de fabrication. Son extraction est rendue possible par l’utilisation de
transistors bipolaires en forme d’anneaux de différentes géométries. Le schéma
suivant présente la structure de ces transistors en vue de dessus et en coupe :
x
x’
Fig II.27) Vue de dessus et en coupe (x-x’) des transistors en anneaux servant à l’extraction de la
résistance de base pincée
La résistance entre le contact de base central B2 et les deux contacts de base externes
B1 court-circuités vaut :
RBi
R = Rext +
2
Rext est la résistance d’accès à la base, qui représente la résistance du lien entre la base
intrinsèque et le polysilicium de la base extrinsèque. RBi est la résistance de base
intrinsèque, qui peut s’exprimer :
ωE
RBi = RBSi
LE
où RBSi est la résistance de couche de la base qui correspond à la résistance de base

pincée, LE la longueur totale de l’émetteur et ωE la largeur de l’émetteur.
Ainsi,
ω E RBSi
R = Rext +
LE 2
En traçant la résistance R pour différentes géométries et donc différents rapports

ωE/LE, on peut finalement extraire la résistance de couche de base RBSi, qui vaut deux
fois la pente de la courbe R(ωE/LE) et s’exprime en Ω/□.
- 102 -
- Paramètres technologiques
De nombreux paramètres technologiques sont accessibles à la suite des tests

paramétriques, dont certains s’avèrent être particulièrement utiles à la mise au point
des transistors.
En particulier, les résistances de couche de la base extrinsèque et de l’émetteur sont
mesurées. Ces résultats nous ont servi à la mise au point des conditions de dopage de
la base extrinsèque et informé sur le comportement de l’émetteur pour divers procédés
de dépôt.
II.C.3.2.2) Mesures statiques manuelles
Bien que les tests paramétriques automatiques apportent beaucoup d’informations,

certains aspects du fonctionnement du transistor ne peuvent être totalement
caractérisés et des mesures manuelles sont indispensables pour compléter l’analyse.
La vérification de l’idéalité des transistors ou l’éventuelle présence de recombinaison

par exemple, nécessitent le tracé des courbes de Gummel.
De même, l’extraction des caractéristiques de sortie permet de rendre compte de
comportements que la simple extraction de la tension d’Early ne peut expliquer.
Une première série de mesures peut être réalisée lors de l’arrivée du lot au premier
niveau de métal sur un nombre limité de dispositif (cf II.B.3.2) puis en fin de
fabrication sur la totalité des transistors.
- 103 -
II.D) Développement des matériaux et problèmes de
fabrication
Le développement du transistor a requis un travail important pour mettre au point les
matériaux qui le composent. Il n’avait jamais été décrit auparavant dans la littérature
de transistor bipolaire Si/SiGe de type pnp avec une base SiGeC dopée phosphore
réalisée par épitaxie sélective. D’autre part, la limitation de la diffusion du bore de
l’émetteur, dont le coefficient de diffusion est plus élevé que celui de l’arsenic utilisé
dans les transistors npn, constituait une difficulté technique à résoudre.
II.D.1) Base SiGeC SEG dopée phosphore
II.D.1.1) Dépôt par épitaxie sélective
Le dépôt par épitaxie sélective est une technique qui permet de faire croître le
matériau, constitué dans notre cas de silicium et des autres espèces chimiques qui
l’accompagnent (dopants, Ge, C) de façon cristalline, uniquement sur des couches de
silicium. Il a lieu dans un réacteur RPCVD (Reduced Pressure Chemical Vapor
Deposition) à une pression comprise entre 1 et 100 Torr et des températures variant
entre 650 et 850°C. La plaque est portée à haute température et les gaz précurseurs
des différentes espèces chimiques sont introduits. Les atomes se déposent alors sur la
plaque par un effet de craquage moléculaire. L’introduction d’un gaz chloré permet la
sélectivité en consommant le silicium déposé sur les couches de diélectriques.
A la suite de l’étape de désoxydation qui précède le dépôt de la base, le silicium de la

zone active et la face inférieure du polysilicium de la base extrinsèque à la périphérie
de la fenêtre émetteur sont exposés. Lors du dépôt de la base, celle-ci va se déposer
sur ces deux surfaces, généralement plus lentement sur le polysilicium, jusqu’à ce que
les deux couches se rejoignent pour former le lien entre la base intrinsèque et la base
extrinsèque. Le schéma suivant illustre ce mécanisme de croissance de la base par
épitaxie sélective :
- 104 -
Désoxydation
Si3N4
poly-Si
SiO2
Si
Croissance de la base Lien base intrinsèque / extrinsèque
Fig II.28) Illustration de la croissance de base intrinsèque par épitaxie sélective et de la formation du
lien base intrinsèque/extrinsèque
II.D.1.2) Incorporation du carbone
L’incorporation du carbone dans la base SiGe constituait également une difficulté

technologique.
En effet, le carbone peut se placer en site substitutionnel ou en site interstitiel. Or,
celui-ci n’est efficace sur la relaxation de la contrainte introduite par le germanium et
sur la réduction de la diffusion des dopants (P et B) que s’il se trouve en site
substitutionnel. Au contraire, en se plaçant en site interstitiel, il introduit des niveaux
d’énergies supplémentaires dans la bande interdite, favorisant les mécanismes de
recombinaisons.
Les conditions de dépôts ont donc du être optimisées afin de maximiser la part de
carbone introduite en site substitutionnel.
II.D.1.3) Incorporation du phosphore
- L’incorporation du phosphore s’avère être difficile à contrôler finement. Elle va

dépendre de nombreux paramètres, notamment la concentration en germanium et en
carbone. Ainsi, le moindre changement de concentration d’une espèce chimique est à
prendre en compte afin d’obtenir le profil de phosphore souhaité.
- D’autre part, l’incorporation du phosphore n’est pas identique selon que la
concentration en gaz précurseur du phosphore augmente ou diminue. Le phosphore a
tendance à ségréger durant le dépôt de la base et le pic de concentration du phosphore
se décale vers la jonction émetteur/base. Il s’avère donc délicat d’obtenir des profils
abrupts montant et descendant, permettant d’avoir une base fine.
- 105 -
II.D.1.4) Effets de charge
La croissance de la base est soumise à un effet, dit de charge, signifiant que les
conditions de croissance, en particulier la vitesse, varient selon la surface sur laquelle
se produit le dépôt.
La principale conséquence est une variation d’épaisseur de dépôt, les couches
déposées étant plus épaisses sur les larges surfaces. Les analyses SIMS nécessitant
une large surface, les profils obtenus seront sensiblement différents des profils
présents dans les transistors, de faible surface.
II.D.1.5) Influence du cap Si
A la fin du dépôt de la base, une couche de silicium non dopée est déposée. Celle-ci,
nommée cap Si, a plusieurs rôles :
- D’une part, sa croissance sur la couche de base SiGeC permet de limiter la

contrainte due au germanium et ainsi d’augmenter l’épaisseur critique hC.
- D’autre part, elle joue le rôle de couche tampon entre les dopants de la base et les
dopants de l’émetteur. En ajustant son épaisseur, on peut déplacer finement la position
de la jonction métallurgique émetteur/base et ainsi modifier les caractéristiques
électriques du transistor.
La figure suivante présente une vue en coupe EFTEM, mettant en évidence la couche
de cap Si au dessus de la base, contrastant avec la base SiGe.
Fig II.29) Vue EFTEM de la couche de cap Si entre la base SiGe et l’émetteur
- 106 -
II.D.2) Emetteur polysilicium dopé bore
II.D.2.1) Méthode de dépôt
L’émetteur constitue, avec la base, la seconde partie critique du transistor. Il est

déposé par RTCVD et dopé bore in-situ. De façon générale, le silicium se dépose de
façon polycrisalline sur les couches de diélectriques et de façon cristalline sur la base.
A la suite des budgets thermiques vus par le transistor, la partie monocristalline
s’étend, de la base vers le contact de l’émetteur, et permet de réduire la résistivité
globale de l’émetteur.
En ajustant les conditions de dépôt (température et pression), il est possible de
modifier la structure du polysilicium déposé (taille des grains de polysilicium, dépôt
totalement amorphe), ainsi que la concentration et l’activation des atomes de bore.
La coupe EFTEM suivante met en évidence la structure de l’émetteur avec la partie
monocristalline située au dessus de la base :
polysilicium
monocristal
Fig II.30) Coupe EFTEM illustrant la structure mono et poly-cristalline de l’émetteur
Une analyse détaillée de la structure de l’émetteur et de son influence sur les

caractéristiques électriques sera réalisée dans la partie IV.B.3.2).
II.D.2.2) Réduction de la diffusion du bore par l’introduction

d’une couche SiC
Le bore possède un coefficient de diffusion supérieur à celui de l’arsenic utilisé dans

les transistors npn. Par exemple, la diffusivité du bore dans du silicium monocristallin
à 900°C est de l’ordre de 18 fois supérieure à celle de l’arsenic [INSPEC88].
Ainsi, en diffusant fortement de l’émetteur vers la base du transistor, le bore risque de
compenser une partie du dopage phosphore et ainsi réduire le dopage effectif de la
base, voire de traverser complètement la base et provoquer son perçage.
Avant de fabriquer les premiers transistors, des travaux ont donc été menés afin
d’étudier les moyens de réduire la diffusion du bore de l’émetteur.
Une solution a constitué à introduire une couche de SiC (piédestal) au début du dépôt
de l’émetteur, le carbone ayant démontré son efficacité pour réduire la diffusion du
- 107 -
bore dans les bases des transistors de type npn notamment. L’analyse SIMS de la
figure suivante illustre l’effet d’un piédestal de SiC sur la réduction de la diffusion du
bore :
1E+21 20
Piédestal Cap Si
Pié. Si
Cap SiC
Pié. SiC 18
[B]
Ge
Ge
1E+20 16
14
[Ge]
Si:B 1E+19 12
[B] /cm-3
[Ge] /%
10
cap Si ou SiC
1E+18 8
SiGe 6
1E+17 4
x
2
x
1E+16 0
80 100 120 140 160 180 200
Profondeur /nm
Fig II.31) Analyse SIMS mettant en évidence la réduction de la diffusion du bore de l’émetteur dans
une couche de SiGe par un piédestal de SiC
Dans cet exemple, l’utilisation d’un piédestal de SiC plutôt qu’un piédestal de Si
permet de diminuer significativement la diffusion du bore. La réduction de la
profondeur de diffusion atteint ~10nm grâce au piédestal de SiC de 20nm. Un tel
piédestal de SiC, d’une épaisseur de 30nm a été utilisé pour la fabrication des
premiers lots de transistors pnp Si/SiGe et s’est révélé efficace pour bloquer la
diffusion du bore.
Par la suite, nous avons cherché à rapprocher le bore de l’émetteur du phosphore de la
base afin de limiter les effets de la barrière à l’hétérojonction Si/SiGe (cf. partie
III.D.4). Du fait de l’utilisation d’une forte concentration de carbone dans la base,
couplée à l’effet du germanium sur la réduction de la diffusion du bore, le blocage de
la diffusion du bore par la base SiGeC s’est avéré efficace et le piédestal SiC a été
abandonné.
- 108 -
II.D.3) Problèmes de fabrication rencontrés

Bien que l’architecture choisie pour le transistor pnp ait permis d’atteindre de bonnes
performances pour le transistor npn [Avenier06], sans difficulté majeure, le
développement des transistors pnp s’est heurté à plusieurs problèmes de fabrication
qu’il a fallu résoudre.
Les principales difficultés sont venues de la base extrinsèque et du lien entre les bases
intrinsèque et extrinsèque.
II.D.3.1) Base extrinsèque de type n
II.D.3.1.1) Choix du dopant n
Alors que le dopage du polysilicium de base extrinsèque se fait par une implantation
de bore dans le cas du transistor npn, nous avions le choix d’utiliser du phosphore ou
de l’arsenic pour le transistor pnp.
Les résultats de travaux antérieurs [Pakfar03] permettent de distinguer quelques
caractéristiques des deux espèces :
- A dopage équivalent, une couche de polysilicium implantée phosphore

possède une résistance plus faible car davantage d’atomes de phosphore seront
actifs.
- Le phosphore diffuse plus rapidement que l’arsenic dans le silicium
monocristallin.
- La présence de carbone accélère la diffusion de l’arsenic et retarde celle du
phosphore.
La résistance de la base extrinsèque constitue une des composantes de la résistance de

base RB. Il est donc bénéfique de la minimiser pour maximiser les performances
dynamiques.
D’autre part, en diffusant, les dopants vont doper le lien entre la base intrinsèque et la
base extrinsèque, réduisant sa résistance. Cela s’avère bénéfique pour les
performances dynamiques. Cependant, une trop forte diffusion risque d’amener les
espèces dopantes jusqu’à la base intrinsèque entraînant un surdopage et une position
des dopants non contrôlée.
Enfin, le carbone augmentant la diffusion de l’arsenic, le risque d’une contamination
rapide par l’arsenic est à craindre si celui-ci atteint la base SiGeC.
Les deux espèces dopantes ayant des comportements assez différents, elles ont été
toutes deux expérimentées.
II.D.3.1.2) Surgravure latérale et influence du dopage
Les observations au TEM des premiers transistors pnp fabriqués ont mis en évidence
un phénomène de surgravure latérale du polysilicium de la base extrinsèque. Il
témoigne d’une différence de comportement de la recette de gravure, identique à celle
utilisée pour les transistors npn, selon que la couche est dopée n ou p. La coupe TEM
de la figure suivante présente l’exemple d’un transistor dont la couche de polybase a
été fortement gravée par rapport aux dimensions attendues en pointillé :
- 109 -
Fig II.32) Coupe TEM d’un transistor mettant en évidence la surgravure de la base extrinsèque
Une légère surgravure n’est pas gênante pour le fonctionnement du transistor mais si
elle est trop importante, elle risque de dégrader le contact de base déposé sur la
périphérie de la base extrinsèque.
Cette surgravure latérale s’est révélée sensible aux conditions de dopage de la couche
de polybase, ainsi qu’à l’espèce dopante choisie.
Deux méthodes ont été utilisées pour caractériser ce phénomène :
- L’observation directe du transistor par SEM ou TEM
- L’extraction de la largeur électrique de la couche de polybase par l’intermédiaire de
la résistance de couche.
Du fait du coût élevé et des délais nécessaires aux observations par SEM ou TEM,
nous avons surtout utilisé la seconde méthode, qui nécessite uniquement la mesure de
résistances de barreaux de polysilicium.
Durant les tests paramétriques, la résistance de couche du polybase est mesurée à

l’aide de deux barreaux de polysilicium de tailles différentes. Le premier mesure
0.54x54µm2 et le second 8x80µm2. Leur épaisseur vaut 50nm.
En présence d’une surgravure latérale du polybase, la résistance de couche apparente
déduite de la mesure de la résistance du premier barreau va augmenter de façon
significative à cause de la réduction de sa largeur. Du fait de la forte largeur du second
barreau, l’effet de la surgravure peut être considéré comme négligeable sur le calcul
de la résistance de couche.
Ainsi, en se basant sur la différence de résistances de couche extraites entre les deux
barreaux de polybase, on peut quantifier une éventuelle surgravure.
La résistance par carré R*1, extraite des mesures effectuées sur le premier barreau
(étroit), s’exprime :
W1
R *1 = R1 .
L1
avec W1 la largeur dessinée du barreau, L1 sa longueur et R1 sa résistance qui vaut :
L1 L1
R1 = R * polybase = R * polybase
W1 réelle W1 − 2WG
- 110 -
où WG représente la surgravure latérale du barreau. Pour le second barreau (large), les

effets de surgravure étant négligeables : R * 2 = R * polybase
Finalement, on en déduit une expression simple de la surgravure latérale :
W1  R *
WG = 1 − 2 
2  R1 * 
Le tableau suivant présente quelques valeurs de surgravure latérale extraites avec cette
méthode ainsi que la résistance par carré extraite sur le plus large barreau pour
plusieurs conditions de dopage :
As P B
Dose (at/cm2) 2.1015 4.1015 7.1015 1016 1015 2.1015 7.1015 7.1015
Rcarré (Ω/□) 440 315 580 805 1100 500 200 350
Sugravure latérale (nm) 87 118 150 167 122 120 180 60
Fig II.33) Surgravure latérale et résistance carré du polybase d’épaisseur 50 nm pour différentes
conditions de dopage
D’après ces résultats, la surgravure latérale augmente avec le dopage à la fois pour le
phosphore et l’arsenic, et est plus importante pour le phosphore à dopage équivalent.
Le cas du bore des transistors npn témoigne d’une moindre surgravure. Le graphique
suivant résume les différentes valeurs de surgravure mesurées pour plusieurs doses de
dopage dans le cas de l’arsenic. Il montre que l’amplitude de la surgravure latérale
varie quasi-linéairement avec la dose d’arsenic implantée.
As - surgravure latérale vs dose
190
170
surgravure latérale (nm)
150
130
110
90
70
50
0.E+00 2.E+15 4.E+15 6.E+15 8.E+15 1.E+16 1.E+16
Dose d'implantation (at/cm2)
Fig II.34) Evolution de la surgravure latérale du polybase en fonction de la dose d’implantation d’As
Concernant l’évolution de la résistance de couche avec la dose d’implantation, le

comportement des deux espèces diffère : pour le phosphore, la résistance diminue
continûment avec la dose alors que pour l’arsenic, elle diminue pour les faibles doses
puis augmente pour des doses supérieures à 4.1015at/cm2.
La figure suivante, résumant les valeurs de résistance carrée mesurées pour plusieurs
doses d’implantation arsenic, illustre ce comportement :
- 111 -
1600
1400
Résistance de couche du polybase

1200
(Ohms/carré)
1000
800
600
400
Rcarré min
200
0
0.E+00 2.E+15 4.E+15 6.E+15 8.E+15 1.E+16
Dose d'implantation (at/cm2)
Fig II.35) Evolution de la résistance de couche du polybase en fonction de la dose d’implantation d’As
Ce résultat s’explique par une saturation de la concentration d’atomes d’arsenic actifs

au-delà de 4.1015at/cm2. En augmentant davantage le dopage, la conductivité de la
couche est dégradée et la résistance augmente.
L’ensemble de ces résultats montre que l’arsenic implanté à 4.1015at/cm2 permet
d’obtenir un compromis intéressant entre surgravure latérale et résistance de couche.
II.D.3.1.3) Autodopage durant l’épitaxie de la base
La base extrinsèque a également été la source d’un autre problème technologique qui
a concerné les premiers lots.
Nous avons constaté une forte influence du dopage de base extrinsèque sur la
résistance de base pincée du transistor. La figure suivante présente les résultats
obtenus sur un lot, pour des plaques utilisant la même base intrinsèque, mais diverses
conditions de dopage du polybase :
Dopage de base extrinsèque (at/cm2) P:1015 P:2.1015 As:1015 As:2.1015 As:5.1015

Résistance de base pincée (kΩ/□) 24.8 12.2 34.7 25.1 12.5
Fig II.36) Evolution de la résistance de base pincée du transistor pnp avec les conditions de dopage de
la base extrinsèque
On remarque que la résistance de base pincée diminue à mesure que la dose de dopant
augmente, à la fois pour le phosphore et l’arsenic. D’autre part, la résistance est plus
faible dans le cas du phosphore à dopage équivalent.
Ces résultats sont révélateurs d’un autodopage de la base intrinsèque par les dopants
de la base extrinsèque, plus marqué dans le cas du phosphore qui diffuse davantage
que l’arsenic. Lors du traitement thermique sous hydrogène suivant l’ouverture de la
cavité dans l’oxyde piédestal et précédant l’épitaxie de la base Si/SiGeC, des dopants
désorbent par la surface de polybase dégagée et se déposent sur la zone active,
contaminant le dépôt de base intrinsèque. Ce mécanisme est illustré sur la figure
suivante :
- 112 -
n+ polybase
Collecteur
BOX
Fig II.37) Illustration du phénomène de contamination de la base intrinsèque par les dopants de la base
extrinsèque ayant impacté les premiers transistors
Il est à noter que les valeurs de résistance de base pincée extraites durant cette étude
sont très élevées (en comparaison, elles sont habituellement de l’ordre de ~3 kΩ/□ sur
les transistors npn), témoignant d’un faible dopage de base et ainsi d’une forte
sensibilité au phénomène de contamination.
Ce phénomène a été confirmé par des analyses SIMS, révélant la présence d’arsenic
dans une base intrinsèque dopée phosphore pour un polybase dopé arsenic, et par la
présence de phosphore dans une base intentionnellement dopée bore pour un polybase
dopé phosphore. Ce dernier cas est illustré par les analyses SIMS de la figure
suivante, pour une dose de phosphore de la base extrinsèque à 1016at/cm2 :
1.E+21
[C]
1.E+20 [B]
1.E+19
1.E+18
[P]
1.E+17
1.E+16
1500 1700 1900 2100 2300 2500
Profondeur (A)
Fig II.38) Analyses SIMS mettant en évidence une contamination de la base intrinsèque par le
phosphore de la base extrinsèque (base intrinsèque intentionnellement dopée bore)
Des essais de nettoyage de la surface après contamination ont été testés. Ils ont
démontré une augmentation sensible de la résistance de base pincée témoignant d’une
réduction de l’autodopage. Néanmoins, cette approche s’est révélée insuffisante pour
éliminer complètement le problème.
Pour les lots suivants, nous avons modifié les conditions de la désoxydation (voir
partie suivante) et du dépôt de la base intrinsèque. L’utilisation d’un dopage arsenic
du polybase avec une dose réduite, entre 1 et 4.1015cm-2, n’a alors plus eu d’influence
notable sur la résistance de base pincée des transistors. Au contraire, l’augmentation
- 113 -
de la dose de 1 à 4.1015cm-2, s’est révélée bénéfique pour les caractéristiques
électriques statiques en diminuant le courant de base (cf IV.B.2.3).
Finalement, en considérant le phénomène de surgravure discuté précédemment, le

procédé de dopage de base extrinsèque utilisant une implantation d’arsenic à une dose
de 4.1015cm-2 est apparu comme le meilleur compromis.
II.D.3.2) Désoxydation de la base intrinsèque
Un autre problème technologique, lié à l’opération de gravure de l’oxyde piédestal

avant la croissance de la base intrinsèque, a également impacté le procédé de
fabrication des premiers dispositifs. Cette désoxydation s’est révélée trop faible,
donnant lieu à une faible surface de contact entre la base intrinsèque et la base
extrinsèque et donc à une forte résistance d’accès, voire à l’absence totale de contact.
Ces deux situations sont illustrées sur les coupes TEM de la figure suivante :
a) faible surface de lien b) absence de lien
Fig II.39) Coupe TEM d’un transistor pnp dont le lien base intrinsèque/extrinsèque est étroit a) ou
inexistant b)
On remarque sur la coupe de gauche la faible surface de lien entre la base extrinsèque
et la base intrinsèque. A droite, la faible désoxydation n’a dégagé qu’une faible
surface de base extrinsèque et la croissance de la base n’a pas été suffisante pour
former le lien bases intrinsèque/extrinsèque. Le diélectrique déposé durant les étapes
suivantes et servant de support aux espaceurs internes, habituellement au dessus de la
base intrinsèque, est alors venu remplir la cavité due à l’absence de lien.
En optimisant la durée de la gravure humide de l’oxyde piédestal, nous avons éliminé
le problème et obtenu de manière reproductible des transistors présentant un lien base
intrinsèque/extrinsèque plus large (cf. II.D.4.1).
- 114 -
II.D.4) Transistor pnp Si/SiGeC sur SOI mince après

résolution des problèmes de fabrication
II.D.4.1) Observations TEM
La vue TEM de la figure suivante présente une vue globale d’un transistor pnp
Si/SiGeC sur SOI mince en fin de fabrication (structure de référence), après avoir
résolu les différents problèmes de fabrication :
Si 150 nm
400 nm
Oxyde enterré (BOX)
Fig II.40) Vue en coupe du transistor pnp Si/SiGeC sur SOI mince en fin de fabrication
Cette observation met en évidence la couche s’oxyde de 400 nm située sous les 150
nm de silicium. La seconde observation TEM de la figure suivante détaille les
dimensions d’un autre transistor :
480 nm
210 nm
40 nm
67 nm
150 nm
130 nm
120 nm
260 nm 320 nm
Fig II.41) Coupe TEM et dimensions d’un transistor pnp Si/SiGeC sur SOI mince en fin de fabrication
Les transistors observés possèdent une topologie bien définie. Par ailleurs, on
distingue clairement chaque partie composant le transistor.
- 115 -
Enfin, la figure suivante présente le détail de la partie émetteur/base vue en TEM et
EFTEM en fausses couleurs, permettant de distinguer le germanium, l’oxygène et
l’azote dans le transistor :
Ge
large lien base intrinsèque/extrinsèque
Fig II.42) Coupe TEM et EFTEM en fausses couleurs d’un transistor pnp en fin de fabrication
Un large lien base extrinsèque / base intrinsèque a été obtenu grâce à l’allongement de
la durée de désoxydation.
D’après la vue EFTEM, le germanium est présent dans l’intégralité de la couche de
base intrinsèque, jusqu’au lien avec la base extrinsèque. La couche SiGe possède ici
une épaisseur de 47 nm.
- 116 -
II.D.4.2) Profils de dopants
La figure suivante présente une analyse SIMS d’un transistor pnp en fin de
fabrication :
1.E+21 25
Phosphore Base Collecteur
Carbone
Bore
[C]
1.E+20 Germanium 20
[B]
1.E+19 15
Ge(%)
Emetteur [Ge]
[P]
1.E+18 10
1.E+17 5
1.E+16 0
500 1000 1500 2000
Profondeur (A)
Fig II.43) Profils SIMS d’un transistor pnp Si/SiGeC en fin de fabrication
Le carbone qui englobe la base SiGe a permis de limiter efficacement la diffusion des
atomes de phosphore, dont le profil est bien abrupt. La couche SiGe possède une
épaisseur de ~70 nm à mi-hauteur et la largeur du pic de phosphore à 1018at/cm3 est
inférieure à 40 nm.
De même, la concentration en atomes de bore de l’émetteur décroît rapidement à
l’entrée de la base sous l’action conjuguée du carbone et du germanium. Elle chute de
2.1019at/cm3 à ~1017at/cm3 sur une profondeur de ~22nm.
Enfin, les profils SIMS mettent en évidence le phénomène de ségrégation du

phosphore lors du dépôt de la base intrinsèque. Il a pour effet de décaler le pic de
phosphore du centre de la couche SiGe vers l’émetteur sur une profondeur de ~10nm.
- 117 -
II.E) Conclusion
Dans le cadre du développement d’une technologie

BiCMOS complémentaire sur SOI mince, le choix de
l’architecture symétrique en termes de dopant des transistors
npn sur SOI mince s’est révélé naturel. Cette architecture
performante offre l’avantage d’être totalement auto-alignée, et
prend en compte les contraintes d’intégration imposées par
l’utilisation du substrat SOI mince.
La description du procédé de fabrication a mis en évidence les
principales étapes ainsi que leur intégration dans la technologie
BiCMOS et les contraintes liées à la durée de fabrication. De
nombreux moyens de caractérisation physique (SEM, TEM,
SIMS) et électrique (tests paramétriques), ont été utilisés tout au
long de ce travail.
Enfin, les étapes cruciales que sont le dépôt de la base et de
l’émetteur ont nécessité beaucoup de développements, ainsi que
la formation de la base extrinsèque, source des principaux
problèmes de fabrication que nous avons pu résoudre.
- 118 -
Chapitre III : Etude par simulations du
transistor pnp Si/SiGeC sur SOI mince
- 119 -
- 120 -
III.A) Introduction
Ce troisième chapitre a pour objet le travail de simulation

réalisé au cours de cette thèse.
Après avoir décrit l’outil de simulation, nous présenterons une

première série d’études bidimensionnelles du fonctionnement
des transistors lié à l’utilisation du substrat SOI mince.
Puis, nous aborderons l’influence des profils de dopants et de
germanium, en particulier la formation et l’impact des barrières
parasites dues aux hétérojonctions Si/SiGe sur les performances
du transistor.
L’optimisation des profils de base pour réduire leur impact sera
finalement détaillée.
- 121 -
III.B) Description de l’outil de simulation
III.B.1) Géométrie et paramètres

Les simulations ont été effectuées avec l’outil de simulation Sentaurus de la société
Synopsys, anciennement Integrated Systems Engineering (ISE).
Elles sont réalisées en deux dimensions sur un demi-transistor afin d’alléger le temps
de calcul. La figure suivante représente la géométrie utilisée pour la simulation et sa
correspondance avec un transistor réel :
B
E
E
C
B
C
Oxyde
Oxyde
Silicium
Fig III.1) Schéma de la structure utilisée pour les simulations et sa correspondance avec le transistor
réel observé par coupe TEM
A la structure géométrique détaillant le type de matériaux pour chaque zone et

l’emplacement des contacts d’émetteur de base et de collecteur, sont associés les
profils de dopants ainsi que le profil de germanium de la base, représentés sur la
figure suivante :
Concentration en dopants
[B]
% Ge
[P]
x’ [B]
WB
1017at/cm3
x’
x
émetteur / base SiGe collecteur
Fig III.2) Profils de dopants et de germanium paramétrables utilisés pour la simulation
- 122 -
Le profil de bore de l’émetteur est représenté avec un profil gaussien dont le pic de
concentration est situé au niveau du contact émetteur. Le profil de phosphore de la
base suit également une distribution gaussienne, et le bore du collecteur est considéré
de concentration constante.
Le profil de germanium peut être modifié afin de suivre au choix un profil constant,
un profil avec deux concentrations différentes, avec ou non la présence de transitions
graduelles…
Chaque élément du composant simulé est paramétrable, que ce soit sa géométrie ou la
concentration des dopants et de germanium dont les profils peuvent être aisément
modifiés (pic de concentration, longueur de diffusion…).
La simulation se fait par éléments finis : la structure géométrique est découpée en un

maillage plus ou moins fin selon la précision souhaitée, et les équations physiques
régies par les modèles introduits dans la simulation sont résolues de proche en proche
dans chaque élément du maillage.
Fig III.3) Détail du maillage utilisé au niveau de la jonction émetteur/base
De nombreux types de simulations sont envisageables : en faisant varier les

polarisations aux bornes des contacts, on peut extraire les courbes de Gummel, les
caractéristiques de sortie, les tensions de claquage,… D’autre part, il est possible
d’obtenir en chaque point géométrique de la structure de nombreuses informations
comme le champ électrique, la densité de porteurs, la concentration des dopants, le
niveau des bandes de conduction et de valence,… et ainsi étudier en deux dimensions
le fonctionnement du transistor.
III.B.2) Modèle physique et limitations

Les simulations effectuées utilisent le modèle hydrodynamique, qui prend en compte
avec précision les phénomènes de porteurs chauds, de vitesse de saturation et
d’ionisation par impact, contrairement au modèle thermodynamique. Il est donc
particulièrement adapté pour rendre compte des phénomènes de haute injection et
pour l’extraction des tensions de claquage.
Seule la méthode Monte-Carlo est plus précise que le modèle hydrodynamique mais
requiert une puissance de calcul trop importante pour envisager de simuler le
transistor dans son ensemble.
Malgré sa complexité, le modèle utilisé pour les simulations présente quelques

limitations qui rendent difficile l’obtention d’un comportement électrique totalement
identique à celui d’un dispositif réel :
- 123 -
- Tout d’abord, la simulation ne prend pas en compte le carbone. Or, celui-ci est
présent dans la base des transistors pnp fabriqués et ses effets comme son influence
sur la recombinaison à faible injection ne peuvent donc être prédits.
- D’autre part, l’émetteur est simulé comme une surface de recombinaison pour
simplifier le modèle. Il diffère donc des émetteurs réels qui, de plus, présentent
généralement à la fois une partie monocristalline et une partie polycristalline.
- Enfin, les profils de dopants d’émetteur, de base et de collecteur sont approximés par
des profils gaussiens afin de pouvoir être facilement paramétrés. Ils diffèrent donc
sensiblement des profils réels dont la distribution peut être légèrement asymétrique
(du fait de phénomènes de ségrégation notamment).
Le but des simulations que nous avons effectuées était donc avant tout qualitatif plutôt
que quantitatif. Nous ne cherchions pas à prédire avec précision les valeurs des
caractéristiques électriques du transistor, mais à déterminer leur évolution selon divers
paramètres et ainsi comprendre le fonctionnement physique du transistor pnp à
hétérojonctions Si/SiGe sur SOI mince.
- 124 -
III.C) Etude bidimensionnelle du collecteur
III.C.1) Impact du substrat SOI mince sur le

fonctionnement électrique du transistor
III.C.1.1) Evolution de fT et BVCEO avec le dopage collecteur
Une première série de simulations a eu pour but l’étude des différents modes de
fonctionnement du transistor pnp liés à l’utilisation d’un substrat SOI mince (abordés
dans la partie II.B.2.2.3).
Pour cela, nous avons fait varier le dopage du collecteur et extrait la fréquence de
transition maximale fTmax et la tension de claquage BVCEO, pour des transistors pnp
sur SOI mince, en utilisant une épaisseur de silicium égale à celle des transistors
fabriqués soit 150 nm. Les graphiques suivants illustrent la variation de ces deux
paramètres pour une large gamme de dopage collecteur NC entre 1015at/cm3 et
1019at/cm3. La base des transistors simulés possède une largeur de 35 nm à 1017at/cm3
et un pic de concentration à 3.1019at/cm3.
160 12
140 fTmax 10
BVCEO
120
max(GHz)
(GHz)
8
CEO (V)
100
BVCEO(V)
80 6
fTmax
BV
60
fT
4
40
2
20
0 0
1.00E+15 1.00E+16 1.00E+17 1.00E+18 1.00E+19 1.00E+15 1.00E+16 1.00E+17 1.00E+18 1.00E+19
3 3
NNC(at/cm3)
C (at/cm ) NNC(at/cm3)
C (at/cm )
Fig III.4) Fréquence de transition maximale fTmax et tension de claquage BVCEO pour différents dopages
collecteur NC
- La fréquence de transition maximale croît légèrement avec le dopage collecteur

jusqu’à ~1017at/cm3, dopage à partir duquel son augmentation devient plus
importante.
- La tension de claquage quant à elle, augmente sensiblement avec le dopage
collecteur jusqu’à ~1017at/cm3 puis chute brutalement, passant de ~10V à ~3V à
2.1017at/cm3 avant de décroître légèrement pour des valeurs de dopage collecteur
supérieures.
Alors que l’évolution de la fréquence de transition est similaire à celle d’un transistor
sur substrat massif [Ashburn88], l’évolution de la tension de claquage présente un
comportement singulier, caractéristique du substrat SOI mince (la tension de claquage
décroît continûment lorsque le dopage collecteur augmente dans le cas d’un transistor
sur substrat massif).
- 125 -
Si l’on représente l’évolution de fTmax en fonction de BVCEO, on obtient la courbe
suivante :
160
140
120
(GHz)
100
(GHz)
80
max
Effets caractéristiques
fTmax
60 du SOI mince
fT 40
20
0
0 2 4 6 8 10
BVCEO (V)
BVCEO (V)
Fig III.5) Courbe fTmax(BVCEO) d’un transistor pnp sur SOI mince extraite de simulation
La courbe met en évidence deux effets caractéristiques du SOI mince. Le premier est
l’augmentation rapide de la tension de claquage pour des valeurs de fTmax ici
inférieures à ~40GHz. Le second est la décroissance de BVCEO pour des valeurs de
fTmax inférieures à 20GHz, liée à l’augmentation de BVCEO avec NC en dessous de
1017at/cm3.
III.C.1.2) Cartographie bidimensionnelle du champ

électrique
Pour comprendre précisément le comportement observé, nous avons étudié

géométriquement le fonctionnement du transistor pour des valeurs de dopage
collecteur choisies au niveau de la variation rapide de BVCEO entre 1017at/cm3 et
1.8.1017at/cm3, dans les conditions de polarisation correspondant à l’extraction de la
tension de claquage BVCEO : VEB est fixé à 0.75V, la jonction base/collecteur est
polarisée en inverse jusqu’à atteindre l’inversion du IB.
La figure suivante présente la répartition du champ électrique à travers la structure
pour les différentes valeurs de dopage collecteur. Les zones les plus claires
correspondent aux forts champs électriques :
NC
1017cm-3 1.4.1017cm-3 1.8.1017cm-3
Fig III.6) Répartition du champ électrique dans le transistor pour différents dopages collecteur
La figure met en évidence une évolution de la répartition du champ électrique avec le

dopage collecteur : le champ électrique est important à proximité de la prise collecteur
- 126 -
pour le plus faible dopage collecteur, se décale vers la base pour le dopage
intermédiaire et se confine finalement au niveau de la jonction base/collecteur pour le
plus fort dopage.
Si l’on extrait le taux d’ionisations par impact responsables du claquage dans les
mêmes conditions de polarisation, on obtient les cartographies suivantes :
NC
NC : 1017cm-3 1.4.1017cm-3 1.8.1017cm-3

Fig III.7) Répartition du taux d’ionisations par impact dans le transistor pour différents dopages
collecteur
Le phénomène d’ionisations par impact, qui nécessite de forts champs électriques, est
localisé à proximité de la prise collecteur pour le plus faible dopage à 1017at/cm3, et à
la jonction base/collecteur pour le plus fort dopage à 1.8.1017cm-3.
III.C.1.3) Interprétation du fonctionnement du transistor sur

SOI mince
Ces observations permettent de comprendre le comportement du transistor pnp sur

SOI mince, précédemment décrit dans le cas d’un transistor npn dans [Avenier05] :
(a) Pour de forts dopages collecteurs, la zone de charge d’espace à la jonction

base/collecteur est peu étendue et reste confinée sous la base. Il y règne un fort champ
électrique qui génère de l’avalanche, responsable du claquage du transistor pour des
polarisations inverses base/collecteur faibles (de l’ordre de 2V).
Lorsque la valeur du dopage collecteur décroît, la zone de charge d’espace
base/collecteur s’étend davantage dans le collecteur et le champ électrique à la
jonction est plus faible. Le phénomène d’avalanche diminue, améliorant la tenue en
tension : BVCE0 augmente.
D’autre part, le temps de transit accru dans la jonction base/collecteur et la hausse de
la résistance collecteur entrainent une baisse des performances fréquentielles.
Ce comportement correspond à un régime classique, identique à celui des transistors
sur substrat massif.
(b) Lorsque l’on décroît encore le dopage collecteur, la zone de charge d’espace
base/collecteur continue à s’étendre dans le collecteur jusqu’à atteindre la couche
d’oxyde BOX. A ce moment, elle ne peut plus s’étendre verticalement et commence à
s’étendre latéralement. Le transistor entre dans un régime dit de déplétion latérale.
L’épaisseur du film de silicium étant plus faible que la largeur de la jonction
base/collecteur, l’étendue latérale de la zone de charge d’espace est plus rapide. La
- 127 -
valeur maximale du champ électrique diminue rapidement à polarisations constantes,
d’où l’accroissement rapide de la tenue en tension via la réduction du phénomène
d’avalanche.
Le temps de transit associé à la zone de charge d’espace base/collecteur est fortement
accru, provoquant une chute des performances dynamiques. Celle-ci est visible sur la
figure suivante qui présente l’évolution de fTmax avec NC en échelle linéaire :
160
140
120
(GHz)
(GHz)
100
80
max
Tmax
60
ffT
40
20
0
0.E+00 2.E+18 4.E+18 6.E+18 8.E+18 1.E+19
3
NC (at/cm )
NC(at/cm3)
Fig III.8) Evolution de fTmax avec NC en échelle linéaire
(c) Si le dopage collecteur diminue encore (typiquement en deçà de 1017cm-3), la zone

de charge d’espace base/collecteur atteint la prise collecteur et le transistor est dans un
régime dit totalement déplété. Une réduction du dopage modifie très peu l’étendue de
la zone de charge d’espace.
Les fortes valeurs de champ électrique de la jonction base/collecteur sont localisées à
proximité de la prise collecteur où se produit le phénomène d’avalanche.
A mesure que le dopage diminue, le champ électrique maximal se rapproche de la
prise collecteur et la polarisation base/collecteur nécessaire à l’inversion du IB décroît.
Ceci entraîne la diminution de la tenue en tension observée pour les plus faibles
valeurs de dopage.
L’étendue de la zone de charge d’espace base/collecteur ne variant plus, le temps de
transit et les performances dynamiques évoluent peu dans ce régime.
La figure suivante résume les différents domaines de fonctionnement précédemment
décrits sur la courbe BVCEO(NC) :
12
10
(c)
(a)
8
BVCEO(V)
CEO (V)
6
BV
2
(b)
0
1.00E+15 1.00E+16 1.00E+17 1.00E+18 1.00E+19
NC (at/cm 3)
NC(at/cm3)
Fig III.9) Régimes de fonctionnement d’un transistor sur SOI mince illustrés sur la courbe BVCEO(NC)
- 128 -
III.C.2) Influence de l’épaisseur du film de Si

En complément de l’étude précédente, nous avons étudié l’influence de l’épaisseur de
silicium du substrat SOI sur les caractéristiques électriques. Comme attendu, la
diminution de l’épaisseur de silicium renforce « l’effet SOI mince ». Au contraire, son
augmentation rapproche les caractéristiques du transistor de celles d’un transistor sur
substrat massif. La figure suivante présente la variation de la tension de claquage
BVCEO et de fTmax en fonction du dopage collecteur pour quatre valeurs d’épaisseur de
la couche de silicium entre 50 et 1000 nm :
14 180
Épaisseur 50 nm 50 nm
12 160 fTmax
200 nm 200 nm
500 nm 140
10 500 nm
1000 nm 120
BVCEO (V)
(V)
1000 nm
ffTT (GHz)
8 100
BVCEO
6 80 Épaisseur
60
4
40
2 BVCEO 20
0 0
1.E+15 1.E+16 1.E+17 1.E+18 1.E+19 1.E+15 1.E+16 1.E+17 1.E+18 1.E+19
3
NC(at/cm3)
NC (at/cm ) NC (at/cm3)
NC (at/cm3)
Fig III.10) Evolution de la tension de claquage BVCEO et de la fréquence de transition maximale fTmax
en fonction du dopage collecteur et de l’épaisseur du film de SOI
A mesure que l’épaisseur de silicium augmente, la variation abrupte de BVCEO,

correspondant à la transition entre le régime classique et le régime déplété, se décale
vers des valeurs de dopage collecteur plus faibles et le domaine de transition devient
plus étendu.
En effet, en épaississant la couche de silicium du collecteur, la zone de charge
d’espace base/collecteur peut s’étendre davantage dans le collecteur lorsque son
dopage décroît avant d’atteindre la couche d’oxyde BOX. La transition se produit
pour des valeurs de dopage collecteur plus faibles. D’autre part, après avoir atteint la
couche d’oxyde, son étendue latérale sera moins rapide car la section latérale du
collecteur est plus importante. La variation de BVCEO entre le régime classique et le
régime de déplétion latérale est ainsi moins abrupte.
Pour une épaisseur de silicium de 1 µm, le transistor retrouve un comportement
similaire à celui d’un transistor sur substrat massif : BVCEO évolue de manière
monotone avec le dopage collecteur.
Par ailleurs, la fréquence de transition maximale augmente fortement avec l’épaisseur

de la couche de silicium, spécialement entre 50 et 200 nm.
Pour un dopage collecteur compris entre 1017 et 1018 at/cm3, le transistor sur une
épaisseur de SOI de 50 nm est dans le régime totalement déplété. Le temps de transit
de la jonction base/collecteur est important est fT est faible. Pour des épaisseurs
supérieures à 200 nm, il fonctionne en régime classique vertical. Le temps de transit
base/collecteur est alors réduit et fT est élevé.
Pour des dopages supérieurs, les transistors fonctionnent en régime vertical quelle que
soit l’épaisseur de SOI. En augmentant l’épaisseur de SOI, la résistance collecteur et
- 129 -
donc les effets de résistances séries sont réduits. D’autre part, l’étendue de la zone de
charge d’espace base/collecteur est moins rapide, réduisant l’influence de l’effet Kirk.
Ces deux effets sont à l’origine de la hausse de fT.
Cette première étude bidimensionnelle du collecteur a permis de mettre en évidence

l’effet du SOI mince sur le comportement du transistor pnp, qui avait été
précédemment abordé dans le cas des transistors de type npn. Nous nous sommes
ensuite intéressés à l’influence des profils de dopants et de germanium sur le
fonctionnement du transistor pnp Si/SiGe.
- 130 -
III.D) Etude du profil vertical
III.D.1) Barrières de potentiel dans la bande de valence

Comme introduit dans la partie I.C.3.2), les hétérojonctions Si/SiGe, présentes au
voisinage des jonctions métallurgiques émetteur/base et base/collecteur du transistor
pnp, induisent des barrières d’énergies dans la bande de valence. Celles-ci peuvent
dégrader considérablement le transport des trous et les performances électriques. Il
apparaît donc indispensable de bien comprendre leur formation pour éviter ou du
moins réduire leur influence. Ceci a été rendu possible par l’outil de simulation avec
lequel nous avons pu extraire les profils de bandes à travers la structure, pour
différents profils de dopants et de germanium.
La figure suivante présente les bandes de valence (BV) et de conduction (BC)

extraites de simulation à partir d’une coupe de l’émetteur vers le collecteur, dans le
cas d’un transistor npn et d’un transistor pnp ayant les mêmes concentrations de
dopants et de germanium. Le germanium suit un profil constant, avec une
concentration de 20% sur 50 nm.
pnp électrons
20%
npn BC
y % Ge
y’ barrières
0% BV
trous
y y’
émetteur Z.C.E E/B base neutre Z.C.E B/C
Fig III.11) Bandes de valence et de conduction extraites de simulation pour des transistors Si/SiGe de
type pnp et npn
A chaque hétérojonction Si/SiGe, il se forme une discontinuité dans la bande de

valence. Contrairement au transistor npn où le transport des électrons dans la bande de
conduction n’est pas impacté, ces barrières de potentiel peuvent potentiellement
dégrader le transport des trous dans la bande de valence du transistor pnp.
- 131 -
III.D.2) Hétérojonction Si/SiGe à la jonction
émetteur/base
III.D.2.1) Effet du Ge sur l’énergie de bande interdite
A la jonction émetteur/base, l’émetteur est constitué de silicium dopé p+ et la base est

en SiGe dopé n. En considérant un profil de germanium abrupt, l’hétérojonction
Si/SiGe introduit une barrière d’énergie d’une hauteur EB dans la bande de valence,
correspondant à la différence d’énergie de bande interdite entre le Si et le SiGe (l’effet
du germanium sur la bande de conduction est considéré négligeable) :
E B = E G ( Si ) − E G ( SiGe )
La figure suivante présente une coupe de la jonction émetteur/base, réalisée à travers

le transistor à l’équilibre thermodynamique (VEB=VBC =0V). La bande de valence est
représentée dans le cas d’un transistor pnp Si/SiGe (concentration en germanium à
20%) et d’un transistor entièrement en silicium. Le champ électrique permet de mettre
en évidence l’étendue de la zone de charge d’espace de la jonction E/B :
Émetteur : Si dopé p+ Base dopée n
Champs électriques
Z.C.E
SiGe
EB
Bandes de valence
Si Si
y y’
Fig III.12) Bandes de valence et champs électriques extraits de simulation dans le cas d’une
homojonction Si et d’une hétérojonction Si/SiGe abrupte à la jonction émetteur/base
Les bandes de conduction, non représentées ici, ne possèdent aucune discontinuité et

sont confondues que l’on introduise ou non du germanium dans la base.
Cette figure met en évidence l’effet du germanium sur les caractéristiques

électriques du transistor : il permet de réduire l’énergie que les trous doivent acquérir
pour être injectés de l’émetteur vers la base, dont le courant collecteur dépend
exponentiellement. Par contre, il ne modifie pas la bande de conduction et l’énergie
vue par les électrons pour diffuser de la base vers l’émetteur, dont dépend le courant
de base, reste similaire à celle d’un transistor à homojonction.
- 132 -
III.D.2.2) Influence de la position de la barrière
Néanmoins, la barrière d’énergie à franchir par les trous pour être injectés dans la
base, que l’on notera ΔEEB, va dépendre de la position de l’hétérojonction Si/SiGe. La
figure suivante présente les bandes de valence et les profils de germanium pour
plusieurs positions de la barrière à la jonction E/B ainsi que la bande de valence d’un
transistor à homojonction Si. Les dopages bore de l’émetteur et phosphore de la base
sont également représentés :
Eémetteur
% Ge
[B]
[P]
ΔEEBmin ΔEEBmax
SiGe
Ebarrière
Ebase
Si EB
Si
Ebarrière < Ebase
ΔEEB
Fig III.13) Illustration de l’influence de la position de l’hétérojonction Si/SiGe à la jonction E/B sur
l’énergie à acquérir par les trous pour être injectés de l’émetteur dans la base
Par la suite, nous noterons Ebarrière le niveau d’énergie minimal dans la bande de
valence de la barrière à l’hétérojonction Si/SiGe, et Ebase, Eémetteur les niveaux
d’énergie dans la bande de valence de la base du transistor Si/SiGe et de l’émetteur
respectivement.
Dans le cas d’un transistor en silicium, ΔEEB est maximale et vaut ΔEEBmax.
Pour le transistor Si/SiGe, différents cas vont se présenter selon la position de
l’hétérojonction :
- Lorsque la barrière se trouve dans la zone de charge d’espace, suffisamment loin de
la base neutre, Ebarrière est supérieure à Ebase et ΔEEB est minimale :
∆E EB = ∆E EB min = ∆E EB max − E B = Eémetteur − Ebase
Cette situation représente le cas idéal, où l’intégralité de la réduction de l’énergie de

bande interdite due au germanium se reporte sur ΔEEB.
- Lorsque la barrière se rapproche de la base neutre, son minimum d’énergie Ebarrière

atteint, puis devient inférieur, à Ebase. Dans ce cas, les trous doivent franchir une
barrière d’énergie ΔEEB=Eémetteur-Ebarrière, supérieure à ΔEEBmin.
- 133 -
- A mesure que l’hétérojonction Si/SiGe se rapproche de la base neutre, ΔEEB
augmente jusqu’à atteindre la valeur ΔEEBmax lorsque la barrière est dans la base
neutre. C’est le cas le moins favorable : l’effet de la réduction de bande interdite dû à
l’introduction du germanium sur l’injection des trous dans la base est perdu.
III.D.2.3) Effet de la polarisation émetteur/base
Cependant, les profils présentés sur la figure précédente concernent le cas d’un
transistor à l’équilibre thermodynamique. En fonctionnement, les polarisations
appliquées vont modifier la structure de bande et donc influer sur le niveau d’énergie
de la barrière. La figure suivante présente la bande de valence et le profil de
germanium d’un transistor Si/SiGe pour différentes polarisations VEB de 0 à 0.9V (à
VBC=0V) :
VEB=0V
SiGe
0.3V
0.6V
EBarrière
0.9V EBase
Si VEB
Fig III.14) Influence de la polarisation VEB sur Ebarrière à l’hétérojonction Si/SiGe, au niveau de la
jonction émetteur/base
Dans cet exemple, en l’absence de polarisation VEB, on se trouve dans un cas idéal où
Ebarrière>Ebase. Cependant, en polarisant la jonction émetteur/base, l’énergie de la
barrière va diminuer.
(a) Pour les faibles polarisations, l’énergie de la barrière reste supérieure à l’énergie
de la base et la barrière n’influence pas le transport des trous. Le courant collecteur
croît de façon idéale, selon la dépendance en tension :
qV EB
ln( I C ) ∝
kT
(b) Pour une polarisation VEB suffisante, ici un peu supérieure à 0.6V, Ebarrière atteint
Ebase. Lorsque la polarisation augmente davantage, la barrière ajoute une composante
Eparasite à l’énergie que les trous doivent acquérir, qui augmente avec VEB. Celle-ci est
illustrée sur la figure suivante :
Ebase
Eparasite(VEB)
Ebarrière VEB
Fig III.15) Énergie parasite introduite par la barrière à l’hétérojonction Si/SiGe, augmentant avec VEB
- 134 -
Le courant collecteur n’est plus idéal et varie avec la polarisation VEB selon :
qV EB − E parasite (V EB )
ln( I C ) ∝
kT
Ainsi, alors que la barrière ne perturbe pas l’énergie ΔEEB à l’équilibre

thermodynamique, la polarisation de la jonction émetteur/base peut abaisser son
niveau d’énergie à des niveaux inférieurs à l’énergie de la base, où elle constitue alors
un obstacle supplémentaire à l’injection des trous dans la base.
(c) Dans le cas le moins favorable où la barrière est proche de la base neutre et/ou la
polarisation VEB est importante, la totalité de l’énergie de barrière impacte le transport
des trous. Dans ce cas, Eparasite=EB et le courant collecteur est minimal mais à nouveau
idéal. Il vérifie la relation :
qV EB − E B qV EB
ln( I C ) ∝ ∝
kT kT
Ces différents comportements ont été mis en évidence par les simulations électriques
du transistor. La figure suivante présente l’évolution du courant collecteur en fonction
de la polarisation VEB pour différentes positions de l’hétérojonction Si/SiGe à la
jonction émetteur/base :
Courbes IC(VEB) idéales
pas d’impact de la barrière (c)

(b)
IC (A)
(a) Impact maximal de la barrière
VEB (V)
Fig III.16) Caractéristiques IC(VEB) extraites de simulation pour différentes positions de
l’hétérojonction Si/SiGe à la jonction E/B
Sur ces courbes, le courant collecteur tend clairement à s’écarter de sa croissance

idéale exponentielle avant l’apparition des effets de résistances séries et/ou de forte
injection. Cette divergence se produit lorsque la polarisation VEB est suffisante pour
que l’énergie de la barrière atteigne l’énergie de la base. A mesure que la position de
la barrière se décale vers l’émetteur, la plage de tensions VEB sur laquelle le courant
collecteur se comporte idéalement s’étend vers les fortes valeurs de VEB. Par contre, si
la barrière est proche de la base neutre, elle impacte l’idéalité du courant collecteur
dès les faibles valeurs de polarisation.
- 135 -
III.D.2.4) Influence de la barrière sur les performances
statiques et dynamiques
A l’aide des simulations électriques, nous avons pu évaluer qualitativement l’effet de

la barrière sur les performances électriques du transistor pnp. Le graphique suivant
présente le gain en courant et la fréquence de transition maximaux, obtenus pour
différentes positions de l’hétérojonction Si/SiGe en faisant varier la largeur d’un profil
constant de germanium à 20% :
Ge Collecteur 250 45
fTmax
Émetteur
40
200 35
30
fT max(GHz)
Gain max
150
25
W βmax
20
100
base émetteur 15
50 10
Gain max
5
fT max
0 0
20 30 40 50 60 70
Largeur SiGe (nm)
Fig III.17) Variation du gain en courant et de la fréquence de transition maximaux en fonction de la

position de l’hétérojonction Si/SiGe à la jonction émetteur/base
Les variations du gain sont dues aux variations du courant collecteur, le courant de
base variant très peu avec la position de la barrière.
Le gain en courant augmente considérablement lorsque la largeur de la couche SiGe
est supérieure à ~40 nm puis se stabilise au delà de 50 nm. Les faibles valeurs de gain
correspondent à la situation pour laquelle la barrière est proche de la base neutre et
dégrade fortement l’injection des trous. Lorsque l’énergie de la barrière augmente,
ΔEEB diminue. Le courant collecteur et donc le gain augmentent exponentiellement,
puis se stabilisent lorsque l’énergie de la barrière devient supérieure à l’énergie de la
base.
La variation de fTmax est moins importante et met en évidence une décroissance quasi-
linéaire à mesure que la barrière se décale vers l’émetteur.
Le temps de transit des porteurs dans la base ne dépendant pas du niveau d’injection
des trous dans la base (cf. I.B.1.2.1), une interprétation de cette évolution peut être
l’effet d’un pseudo-champ accélérateur.
- 136 -
En effet, dans le cas ou Ebarrière est inférieure à Ebase, la différence d’énergie dans la
bande de valence entre Ebarrière et Ebase engendre un pseudo-champ électrique, illustré
sur la figure suivante :
Ebase
Ebarrière Pseudo-champ électrique
Fig III.18) Pseudo-champ électrique engendré par la différence d’énergie entre Ebase et Ebarrière
L’extraction de fTmax ayant lieu à fortes polarisations VEB de l’ordre de 0.8-0.9V

(supérieure à celle du gain maximal), cette situation se produit jusqu’aux larges
épaisseurs de SiGe.
Ce pseudo-champ favorise le transport des trous de l’émetteur vers le collecteur. A
mesure que la barrière se rapproche de la base neutre, la différence Ebase-Ebarrière
augmente, renforçant le pseudo-champ. Ce phénomène peut expliquer l’amélioration
du fT à mesure que décroît l’épaisseur de la couche SiGe.
- 137 -
III.D.3) Hétérojonction Si/SiGe à la jonction
base/collecteur
III.D.3.1) Influence de la position de l’hétérojonction

Si/SiGe
Tout comme la barrière à la jonction émetteur/base, la position de l’hétérojonction

Si/SiGe à la jonction base/collecteur va jouer un rôle crucial sur les performances
électriques du transistor.
Le schéma suivant présente les bandes de valence et les profils de germanium pour
trois positions de l’hétérojonction SiGe/Si au niveau de la jonction base/collecteur :
Ge 20%
SiGe
Bande de valence
EBarrière
Si EBase Si
Eparasite
Fig III.19) Influence de la position de l’hétérojonction Si/SiGe à la jonction base/collecteur sur la

bande de valence
Comme précédemment, plusieurs situations peuvent être distinguées selon la position

de l’hétérojonction Si/SiGe :
- Lorsqu’elle se trouve dans ou à proximité de la base neutre, Ebarrière est inférieure à

Ebase. L’hétérojonction induit alors une barrière parasite Eparasite=Ebase-Ebarrière que les
trous doivent franchir avant d’être collectés et qui s’oppose donc au transport des
trous.
- A mesure que l’hétérojonction se décale vers le collecteur, Ebarrière augmente et la

hauteur de la barrière parasite à franchir par les trous pour être collectés diminue.
- Lorsque l’hétérojonction est suffisamment loin de la base neutre, Ebarrière dépasse le

niveau d’énergie de la base Ebase. Dans ce cas, elle n’engendre plus d’énergie parasite.
- 138 -
III.D.3.2) Impact de la barrière sur les performances

électriques
Malgré les similitudes apparentes, la barrière parasite à la jonction base/collecteur va

avoir des conséquences sur le dispositif sensiblement différentes de ce que nous
venons de décrire pour la barrière émetteur/base.
En effet, lorsqu’elle est située dans ou à proximité de la base neutre, elle provoque
une accumulation de trous, qui doivent acquérir une énergie suffisante avant d’être
collectés, ce qui a plusieurs effets :
- D’une part, le gradient de trous à travers la base diminue, ce qui induit une réduction
du courant collecteur.
- D’autre part, le temps nécessaire aux trous pour acquérir une énergie suffisante et
franchir la barrière augmente le temps de transit total, ce qui dégrade les performances
dynamiques du transistor.
L’influence de la barrière a pu être évaluée qualitativement à l’aide de simulations

électriques. La figure suivante présente l’évolution du gain en courant et de la
fréquence de transition maximaux en fonction de la position de la barrière à la
jonction base/collecteur à VBC=0V. Les profils émetteur/base sont similaires à ceux de
l’étude de la barrière à la jonction émetteur/base et le dopage collecteur utilisé est de
5.1017at/cm3.
300 45
Ge
40
Collecteur
Émetteur
250
35
fT max (GHz)
200 30
Gain max
25
W 150
20
100 15
10
50 Gain max
5
fT max
0 0
40 50 60 70
Largeur SiGe (nm)
Fig III.20) Evolution du gain et de la fréquence de transition maximaux en fonction de la position de
l’hétérojonction Si/SiGe à la jonction base/collecteur
Le gain en courant maximal augmente fortement à mesure que l’hétérojonction

Si/SiGe s’écarte de la base neutre. Ceci s’explique par la croissance rapide du courant
collecteur à mesure que l’énergie parasite imposée par la barrière diminue (le courant
de base reste quant à lui quasi-identique quelque soit la position de la barrière).
Quand la barrière se trouve suffisamment loin de la base neutre, elle n’engendre plus
de surplus d’énergie pour les trous. Le gain maximal atteint alors sa plus forte valeur
(ici de l’ordre de 240) et n’augmente plus lorsque la barrière s’écarte davantage de la
base.
- 139 -
La situation est similaire dans le cas de la fréquence de transition maximale, qui croît
de façon quasi-linéaire avant d’atteindre une valeur asymptotique. Cependant, celle-ci
est obtenue pour une position de la barrière plus éloignée de la base que pour le gain
maximal.
En effet, l’extraction de la fréquence de transition maximale a lieu à des régimes de
moyennes voire de fortes injections, pour des polarisations VEB de l’ordre de 0.8-
0.9V. Ces régimes correspondent à l’apparition des effets de résistances séries et Kirk.
Ils se traduisent sur la structure de bandes par une déformation de la bande de valence
(et de la bande de conduction) à la jonction base/collecteur et plus précisément par un
abaissement du niveau d’énergie de la barrière. La figure suivante présente l’évolution
de la bande de valence pour différentes polarisations VEB de 0 à 1.2V illustrant ce
comportement (VBC=0V) :
% Ge
VEB
VEB ≤ 0.7V
VEB = 0.8V
VEB = 0.9V
Fig III.21) Déformation de la bande de valence avec la polarisation VEB variant de 0 à 1.2V
Sur cette figure, on remarque clairement la déformation de la bande de valence au

niveau de la jonction base/collecteur, pour des polarisations VEB supérieures à 0.8V,
qui renforce l’impact de la barrière.
Par conséquent, l’effet de la barrière à l’hétérojonction Si/SiGe au niveau de la
jonction base/collecteur va continuer à dégrader les performances dynamiques jusqu’à
des positions de la barrière pour lesquelles les performances statiques ne sont plus
impactées.
III.D.3.3) Effet de la polarisation base/collecteur
De façon analogue à l’hétérojonction Si/SiGe de la jonction émetteur/base, la

polarisation de la jonction base/collecteur va modifier le niveau d’énergie de la
barrière : une polarisation directe le réduit alors qu’une polarisation inverse
l’augmente.
Lors du tracé des courbes de Gummel, la polarisation base/collecteur étant fixée,
l’idéalité des courants de base et de collecteur ne sera pas impactée par cette barrière.
Au contraire, lors du tracé des caractéristiques de sortie, la polarisation base/collecteur
va moduler l’effet de barrière. La figure suivante représente l’évolution du courant
collecteur avec la polarisation VBC, la polarisation VEB étant fixée à 0.75V, dans le cas
d’une barrière éloignée et d’une barrière proche de la base neutre :
- 140 -
VBC=1.2V
a) VBC
a) barrière éloignée de la base 0.6V
Ebarrière > Ebase 0V
Ebarrière< Ebase Ebase

IC (A)
1.2V
b) barrière proche de la base b)
0.6V
0V
VBC (V)
Fig III.22) Evolution du courant collecteur et du niveau d’énergie de la barrière avec la polarisation
VBC pour deux positions différentes de la barrière
- A VBC=0V, la barrière située à proximité de la base neutre impacte le courant

collecteur, alors plus faible que dans le cas où la barrière est éloignée.
- Lorsque la polarisation VBC croît, le niveau d’énergie de la barrière augmente. Dans
le cas où la barrière est éloignée, le courant collecteur augmente faiblement via l’effet
Early classique. Par contre, lorsque la barrière est proche de la base, l’augmentation
de la polarisation diminue l’énergie parasite due à la barrière et le courant collecteur
croît rapidement.
- Pour une polarisation VBC suffisante, le niveau d’énergie de la barrière dépasse le
niveau d’énergie de la base et elle ne pénalise plus le transport des trous. Le courant
collecteur atteint alors le même niveau que dans le cas de la barrière éloignée.
Ainsi, outre le gain en courant et les performances dynamiques, la barrière à

l’hétérojonction Si/SiGe au niveau de la jonction base/collecteur va dégrader
fortement la tension d’Early si elle se trouve proche de la base neutre.
III.D.3.4) Influence du dopage collecteur
Le dopage collecteur va également jouer un rôle important sur l’effet de la barrière à

la jonction base/collecteur :
- D’une part, il agit de façon similaire à la polarisation base/collecteur. En augmentant

le dopage collecteur, la bande de valence se déforme et le niveau d’énergie de la
barrière se décale vers des niveaux supérieurs, limitant son influence. Ce
comportement est illustré par la figure suivante dans le cas de trois dopages collecteur
différents à 1017at/cm3, 5.1017at/cm3 et 1018at/cm3 :
- 141 -
[P]
[B]
Fig III.23) Evolution de la bande de valence et du niveau d’énergie de la barrière à la jonction

base/collecteur avec le dopage bore du collecteur
- D’autre part, pour les faibles valeurs de dopage, le transistor sur SOI mince
fonctionne en régime de déplétion latérale. Dans ce cas, la zone de charge d’espace à
la jonction base/collecteur est très étendue et le champ électrique est faible. En
conséquence, la croissance en énergie de la bande de valence de la base vers le
collecteur est plus lente et favorise l’impact de la barrière.
Pour limiter l’influence de la barrière, spécialement sur les performances dynamiques,
il devient alors nécessaire d’écarter fortement l’hétérojonction de la base, ce qui
s’avère technologiquement difficile.
La figure suivante illustre l’effet de la décroissance du dopage collecteur de

5.1017at/cm3 (régime classique) à 1017at/cm3 (régime déplété) sur l’évolution du gain
et de la fréquence de transition maximaux avec la position de la barrière :
NC : 5.1017at/cm3 NC : 1017at/cm3
300 45 250 25
40
250 200 20
35
fT max (GHz)
fT max (GHz)
200 30
Gain max
Gain max
150 15
25
150
20
100 10
100 15
10 50 5
50 Gain max
max Gain max
max
ffT 5 ffTT max
max
T max
max
0 0 0 0
40 50 60 70 40 50 60 70
Largeur SiGe (nm) Largeur SiGe (nm)
Fig III.24) Evolution du gain et de fT maximaux avec la position de la barrière Si/SiGe à la jonction
base/collecteur pour deux valeurs de dopage collecteur NC
- En diminuant le dopage collecteur de 5.1017at/cm3 à 1017at/cm3, la valeur

asymptotique du gain maximal est atteinte pour une position de la barrière davantage
écartée de la base neutre (de l’ordre de 10 nm dans cet exemple).
- Par contre la fréquence de transition croît de façon quasi-linéaire à mesure que la
barrière s’écarte de la base sans atteindre une valeur asymptotique. Cela témoigne de
l’effet de la barrière toujours présent malgré l’élargissement du profil de germanium,
et de la difficulté de s’en affranchir pour les faibles dopages collecteur.
- 142 -
III.D.4) Optimisation du profil vertical
III.D.4.1) Positions des jonctions métallurgiques
Pour limiter l’impact des barrières parasites, il faut donc d’après les simulations,
positionner les hétérojonctions Si/SiGe dans les zones de charge d’espace des deux
jonctions, suffisamment loin de la base neutre. Plusieurs solutions sont envisageables :
• Une première méthode consiste, pour un profil de dopants émetteur/base/collecteur

déterminé, à augmenter l’épaisseur de la couche SiGe, en partageant cette
augmentation d’épaisseur entre les deux jonctions. Cependant, cette méthode présente
plusieurs limites technologiques. D’une part, l’épaisseur de SiGe ne doit pas dépasser
l’épaisseur critique hC pour éviter l’apparition de dislocations. D’autre part,
l’épaisseur de la base intrinsèque est limitée par l’épaisseur de la couche de TEOS
piédestal (cf. II.C.1.3) que l’on ne peut modifier aisément (seules quelques valeurs
d’épaisseur sont disponibles), et dont le changement impacterait le procédé de
fabrication (désoxydation précédant le dépôt de la base, conditions de croissance de la
base, lien base intrinsèque/base extrinsèque).
• L’autre solution consiste à fixer l’épaisseur de la couche SiGe en respectant les

contraintes évoquées précédemment, et à ajuster finement la position des jonctions
métallurgiques. Ainsi, en approchant le profil de bore de l’émetteur du profil de
phosphore de la base, la bande de valence se déforme et le niveau d’énergie de la
barrière augmente permettant d’éviter ou du moins de retarder son effet. Ceci se fait
néanmoins au détriment de la tension de claquage BVEBO et de la capacité de la
jonction émetteur/base.
De même, en augmentant le niveau du dopage collecteur, la bande de valence se
déforme et le niveau d’énergie de la barrière augmente, limitant son impact. Ces deux
situations sont illustrées sur la figure suivante :
[B]
[P] [P]
[B]
E barrière E barrière
Fig III.25) Effet du rapprochement du profil B de l’émetteur vers le P de la base et de l’augmentation

du dopage B du collecteur sur le niveau d’énergie des barrières dans la bande de valence aux
hétérojonctions Si/SiGe
- 143 -
Cependant, pour développer un transistor destiné à des applications hautes tensions,
ayant une forte tension de claquage BVCEO, le dopage du collecteur ne peut être trop
élevé. Dans ce cas, du fait du régime de dépletion latérale du transistor sur SOI mince,
on ne peut s’affranchir complètement de l’effet de la barrière Si/SiGe à la jonction
base/collecteur. Nous avons donc étudié d’autres possibilités pour limiter son impact.
III.D.4.2) Profils graduels de germanium
Une solution pour réduire l’impact des barrières parasites a été proposée dans
[Harame91] et étudiée par simulation dans [Zhang00]. Elle consiste à utiliser des
profils graduels de germanium aux hétérojonctions afin d’adoucir les barrières (cf.
I.D.2). Nous avons donc reproduit ces simulations sur notre modèle de transistor, plus
proche d’un dispositif réel que les simulations utilisées dans [Zhang00].
III.D.4.2.1) Jonction E/B
L’utilisation d’un profil graduel de Ge à la jonction émetteur/base a été étudiée. Pour

cela, nous avons fait varier la longueur d’un profil graduel de germanium variant
linéairement de la base vers l’émetteur, et avons comparé les résultats avec ceux
obtenus avec des profils constants.
La figure suivante présente, à gauche, les profils graduels de germanium et les bandes
de valence associées pour différentes longueurs entre 0 et 30 nm à la jonction
émetteur/base. A droite, sont représentés les profils constants de germanium obtenus
en déplaçant la transition SiGe/Si abrupte vers l’émetteur sur différentes longueurs
identiques à celles des profils graduels.
Nous avons choisi le cas d’un transistor non optimisé où, à longueur de graduel nulle,
l’hétérojonction Si/SiGe engendre une barrière d’énergie parasite :
% Ge
Profils constants
Bandes de valence
L (nm)
30 20 10
Fig III.26) Profils de germanium et bandes de valence pour différentes longueurs des profils graduels et
constants à la jonction émetteur/base
- 144 -
La figure suivante compare l’évolution de la fréquence de transition maximale

obtenue pour les deux types de profils :
45
43 Graduel
Rétrograde
41 Constant
Constant
39
fTmax (GHz)
37
35
33
31
29
27
25
0 10 20 30 40
L (nm)
Fig III.27) Evolution de fTmax en fonction de la longueur de profil rétrograde ou de l’élargissement du
profil de germanium constant
A mesure que le profil graduel s’élargit vers l’émetteur, la fréquence de transition

maximale diminue légèrement, tout comme dans le cas d’un profil abrupt pour lequel
la variation est toutefois plus marquée.
Cette évolution peut s’expliquer par la diminution du pseudo-champ électrique à
mesure que l’épaisseur de SiGe augmente, moins rapide dans le cas d’un profil
graduel que pour un profil constant.
A concentration totale équivalente de germanium (pour une longueur de profil
constant à 10 nm et de rétrograde à 20 nm par exemple), la chute de fTmax est moins
importante dans le cas d’un profil rétrograde.
L’évolution correspondante du gain en courant est représentée sur la figure suivante :
250
200
150
Gain
100
50 Rétrograde
Graduel
Constant
Constant
0
0 10 20 30 40
L (nm)
Fig III.28) Evolution du gain en courant en fonction de la longueur de profil rétrograde ou de

l’élargissement du profil de germanium constant
Le gain en courant augmente lorsque les profils se décalent vers l’émetteur, plus
rapidement dans le cas d’un profil abrupt, du fait de la réduction de la barrière
d’énergie parasite liée à l’hétérojonction Si/SiGe à l’entrée de la base.
- 145 -
Finalement, un profil graduel de germanium à la jonction émetteur/base apporte peu
de bénéfice par rapport à un profil abrupt. Il permet une hausse sensible des
performances dynamiques mais au détriment du gain en courant.
Ainsi, du fait des contraintes technologiques limitant notamment l’épaisseur totale de
la base SiGe que nous pouvions déposer, cette solution n’a pas été testée sur nos
dispositifs.
III.D.4.2.2) Jonction B/C
L’utilisation d’un profil graduel à la jonction base/collecteur est potentiellement

intéressante pour améliorer à la fois le gain en courant via le courant collecteur et les
performances dynamiques en réduisant le temps de transit des trous.
Dans l’expérience suivante, nous avons fait varier la longueur d’un profil graduel de
germanium à la jonction base/collecteur entre 0 et 30 nm, dans le cas d’un dopage
collecteur faible (1017at/cm3) pour lequel les effets de la barrière sont davantage
présents.
La figure suivante présente les profils de germanium et les bandes de valence à
l’équilibre thermodynamique pour différentes longueurs du profil graduel :
% Ge
L (nm)
0 10 20 30
Fig III.29) Evolution de la barrière dans la bande de valence à la jonction base/collecteur en fonction de
la longueur du profil graduel de germanium dans le cas d’un collecteur faiblement dopé
Les résultats électriques extraits des simulations sont représentés sur la figure
suivante, qui présente la variation du gain en courant et de la fréquence de transition
maximaux en fonction de la longueur du profil graduel :
- 146 -
140 18
120 16
14
100
12
fTmax (GHz)
Gain max
80 10
60 8
6
40
Gain max
Gain max 4
20
f max
fTT max 2
0 0
0 10 20 30
Largeur SiGe (nm)
Fig III.30) Evolution des performances électriques statiques et dynamiques en fonction de la longueur
du profil graduel de germanium
On constate bien une amélioration significative des performances statiques et

dynamiques à mesure que la couche graduelle SiGe s’élargit. Ces résultats sont liés à
l’adoucissement de la barrière d’énergie à franchir par les trous pour être collectés.
Nous avons comparé ces résultats avec ceux des profils abrupts de longueur
équivalente (l’hétérojonction Si/SiGe se produisant à la longueur pour laquelle le
profil rétrograde atteint une concentration en germanium nulle), représenté sur la
figure suivante :
140 30
Gain
120 25
Constant
100
20
Graduel
(GHz)
Graduel
(GHz)
max
Betamax
80
15
fT max
Gain
60
fTmax
fTmax
Constant 10
40 Beta max retro
Beta max Box
L (nm) 20 fT max retro 5
10 20 30 fT max Box
0 0
00 10
0.01 20
0.02 30
0.03
Longueur Ge (um)
Longueur Ge (nm)
Fig III.31) Comparaison des performances électriques obtenues entre profils graduel et abrupt selon
l’épaisseur de SiGe
En comparant les résultats électriques à épaisseur équivalente, le gain maximal est

légèrement supérieur dans le cas d’un profil abrupt et la fréquence de transition
maximale est sensiblement supérieure pour le profil graduel de germanium.
Au vu de ces résultats l’avantage d’un profil graduel sur un profil abrupt de
germanium semble donc limité, malgré le faible dopage collecteur utilisé. Ce type de
profil présente néanmoins l’intérêt de nécessiter une dose moindre de germanium
qu’un profil abrupt, limitant les risques de dislocations, tout en améliorant
sensiblement les performances dynamiques.
- 147 -
III.E) Conclusion
Les résultats de simulations présentés dans ce chapitre ont

permis une meilleure compréhension du fonctionnement du
transistor pnp Si/SiGe sur SOI mince.
Par une première série d’études géométriques, nous avons mis
en évidence le changement de comportement du transistor,
passant d’un régime classique à un régime de déplétion latérale
lorsque le dopage collecteur décroît, lié à l’utilisation d’un
substrat de SOI mince.
D’autre part, en étudiant les barrières parasites dans la bande de
valence aux hétérojonctions Si/SiGe, nous avons démontré leur
influence sur la dégradation des performances électriques du
transistor. Les simulations prédisent leurs effets sur les
caractéristiques électriques, qui nous permettront de vérifier leur
impact éventuel sur les transistors fabriqués. A l’aide d’un
réglage précis du profil de germanium et des profils de dopants,
leur influence s’en trouve fortement diminuée.
Ces résultats importants nous ont servi de base à la mise au
point des transistors pnp Si/SiGe sur SOI mince décrite dans le
chapitre IV.
- 148 -
Chapitre IV : Etude expérimentale et
optimisation du transistor pnp Si/SiGeC
sur SOI mince
- 149 -
- 150 -
Chapitre IV : Etude expérimentale et optimisation du transistor pnp Si/SiGeC sur SOI mince
IV.A) Introduction
Ce quatrième chapitre a pour objet l’ensemble du

développement technologique des transistors pnp Si/SiGeC sur
SOI mince ainsi que les résultats électriques obtenus.
Une première partie présente les nombreuses optimisations

apportées sur les dispositifs : tout d’abord de façon générale
pour des transistors utilisant un profil constant de germanium,
puis en particulier pour les dispositifs rapides avec la description
de trois séries majeures d’optimisations.
La seconde partie présente les résultats d’études

complémentaires concernant l’influence de la géométrie du
dispositif sur les caractéristiques électriques, l’effet de la
température et les performances en bruit.
- 151 -
IV.B) Optimisation des dispositifs
IV.B.1) Optimisation du profil de germanium constant

Les premiers lots lancés furent impactés par les problèmes de fabrication détaillés
dans la partie II.D.3). Après avoir résolu ces difficultés, nous avons réalisé une
première optimisation du transistor utilisant un profil constant de germanium. Le but
principal de cette optimisation fut de s’affranchir ou du moins limiter les effets des
barrières liées aux hétérojonctions Si/SiGe, mis en évidence sur les premiers
dispositifs.
IV.B.1.1) Profils de base des premiers transistors
Les principales caractéristiques du profil utilisé pour ces premiers transistors sont les
suivantes :
- Profil constant de germanium à 20% sur 50 nm. Il permet de simplifier le procédé de

fabrication et de faciliter les interprétations. La concentration à 20% nous est apparue
comme un bon compromis entre l’effet d’hétérojonction permettant d’améliorer le
gain du transistor et la stabilité de la couche.
- Dopage phosphore à 2.1019at/cm3 sur 4 nm centré sur le profil de germanium. Ces
conditions de dopage ont été choisies par analogie avec les transistors npn sur SOI
mince, certains utilisant un dopage bore de même concentration.
- Carbone à 8.1019at/cm3 sur 40 nm, centré sur le profil de germanium. Il est incorporé
sur une large épaisseur afin de maximiser son effet sur le blocage de la diffusion du
phosphore et sur la relaxation de la contrainte due au germanium.
- Cap de silicium de 10 nm. Il a été également choisi par analogie avec les transistors
de type npn.
- Piédestal de SiC de 30 nm dans l’émetteur pour limiter la diffusion du bore.
La figure suivante résume les profils de dopants et de germanium utilisés :
10nm
[Ge] (20%)
4 nm
[P] 2.1019at/cm3
SiC Si 40 nm
émetteur
[C] 8.1019at/cm3
collecteur
30nm 50nm
Fig IV.1) Profils de base utilisés pour les premiers transistors pnp Si/SiGeC sur SOI mince
- 152 -
IV.B.1.2) Influence des barrières parasites
IV.B.1.2.1) Jonction émetteur/base

La figure suivante présente les courbes de Gummel extraites sur le dispositif de
référence de dimensions AE=5 x (0.15 x 1.17) µm2 et les courbes exponentielles
idéales :
1.E-02
1.E-03
Courbes idéales
1.E-04
1.E-05
IB
1.E-06
IC
IC, IB (A)
1.E-07
1.E-08
1.E-09
1.E-10
1.E-11
AE=5 x (0.15 x 1.17) µm2
1.E-12
VBC=0V
1.E-13
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VEBV[V]
EB (V)
Fig IV.2) Courbes de Gummel illustrant la divergence du courant collecteur de sa courbe idéale du fait
de l’influence de la barrière Si/SiGe à la jonction émetteur/base
Le courant collecteur présente un comportement idéal pour les faibles polarisations

VEB puis diverge de la courbe idéale pour les polarisations supérieures à ~0.5V. Ce
comportement, observé par simulations (cf. III.D.2.3), témoigne de la barrière à la
jonction émetteur/base dont l’influence est modulée par la polarisation VEB.
La figure suivante, qui présente l’évolution des facteurs d’idéalités extraits des
courants de base et collecteur en fonction de VEB, met en évidence ce phénomène :
5
m(I
m C)
(IC)
4 m(I
m B)
(IB)
m(IC), m(IB)
1
Effets de résistances séries
0
0.4 0.5 0.6 0.7 0.8 0.9 1
VEB (V)
Fig IV.3) Evolution des facteurs d’idéalité de IC et IB en fonction de VEB
- 153 -
Le facteur d’idéalité m(IC) du courant collecteur vaut 1 (courant idéal) pour les faibles
polarisations VEB puis il augmente à partir de VEB=0.5V du fait de l’influence de la
barrière à la jonction émetteur/base. Au-delà de VEB=0.85V, il croît rapidement du fait
des effets de résistances séries.
On constate par ailleurs la non-idéalité du courant de base à faible injection (m est
compris entre 1 et 2), témoignant de la présence de phénomènes de génération-
recombinaison à la jonction émetteur/base.
IV.B.1.2.2) Jonction base/collecteur
La figure suivante présente les caractéristiques de sortie extraites à courant de base

constant. Le collecteur est dopé par une implantation de bore avec une dose de
6.1012at/cm2, ce qui correspond à un dopage de ~1.5.1017 at/cm3 à la jonction
base/collecteur :
-8.0E-04
IB=2.10-5A
-7.0E-04
-6.0E-04
-5.0E-04
(A)
C (A)
-4.0E-04
IIC
-3.0E-04
IB=4.10-6A
-2.0E-04
-1.0E-04
AE=5 x (0.15 x 1.17) µm2
0.0E+00
0 -0.5 -1 -1.5 -2 -2.5 -3
VEC (V)
VCE (V)
Fig IV.4) Caractéristiques de sortie à IB constant obtenues sur les premiers transistors impactés par la
barrière à la jonction base/collecteur
Ces courbes mettent en évidence une forte dépendance du courant collecteur avec la
polarisation VEC entre 0 et 1.5V, responsable d’une très faible tension d’Early
(inférieure à 1V dans cet exemple). Ce comportement est révélateur d’un effet de la
barrière parasite à la jonction base/collecteur, modulée par la polarisation VEC (cf.
III.D.3.3). Pour les polarisations VEC supérieures à 1.5V, la variation du courant
collecteur est due à l’effet Early classique.
IV.B.1.3) Optimisation du profil émetteur/base
Pour limiter les effets des barrières aux deux jonctions, nous avons apporté plusieurs
optimisations :
- D’une part en élargissant le profil de germanium de 50 nm à 70 nm, afin d’éloigner

les hétérojonctions Si/SiGe de la base neutre et réduire l’impact des barrières (cf.
III.D.4.1). L’épaisseur de la zone dopée carbone a de même été élargie de 40 à 60 nm.
- 154 -
Pour limiter les risques de dislocations liés à l’augmentation de la concentration

globale de germanium, le pourcentage de germanium a été réduit de 20 à 15%. Les
gains en courant sur les premiers dispositifs étant supérieurs à 100, la baisse de 5% de
la concentration en germanium était envisageable sans risquer d’obtenir des
composants ayant des gains trop faibles.
- D’autre part en supprimant la couche de SiC de l’émetteur, afin de rapprocher le

profil de bore du phosphore de la base et retarder l’effet de la barrière à la jonction
émetteur/base (cf. III.D.4.1).
En effet, la couche de SiC utilisée sur les premiers dispositifs afin de réduire la
diffusion du bore s’est révélée trop efficace. La figure suivante présente des analyses
SIMS du profil émetteur/base dans le cas de transistors avec (trait bleu avec triangle)
et sans (trait rouge) piédestal de SiC. Le dopage phosphore de la base intrinsèque
diffère sensiblement entre les deux dispositifs :
1.E+21
Piédestal SiC
1.E+20 [C]
Concentration (at/cc)
Concentration (ar/cm3)
1.E+19 [B]
[P]
1.E+18
1.E+17
25 50 75 100 125 150
Profondeur
Profondeur (nm)
(nm)
Fig IV.5) Analyses SIMS du système émetteur/base de transistors pnp Si/SiGeC avec et sans piédestal
de SiC
Ces analyses SIMS mettent en évidence l’avancée du bore, de l’ordre de 25 nm,

obtenue en supprimant le piédestal de SiC. Grâce au carbone et au germanium de la
base, la diffusion du bore reste efficacement bloquée à l’entrée de la base, empêchant
un perçage de celle-ci.
- Enfin, ces premiers transistors possédaient une résistance de base pincée de l’ordre
de ~10 kΩ∕□. Cette valeur étant très supérieure aux valeurs couramment choisies pour
les transistors npn, compte tenu des considérations de mobilité discutées au § I.B.5.3),
nous avons augmenté le dopage de la base en élargissant l’épaisseur de la zone dopée
phosphore de 4 à 14 nm.
- 155 -
IV.B.1.4) Caractéristiques et résultats électriques du
transistor optimisé
Les paramètres technologiques retenus après cette première série d’optimisations sont
les suivants :
- La base est constituée d’un profil de germanium constant à 15% sur 70 nm, dopée
phosphore à 2.1019at/cm3 sur 14 nm et carbone à 8.1019at/cm3 sur 60 nm. La couche
de cap Si mesure 15 nm. Le profil de base est représenté sur la figure suivante :
[Ge] (15%)
14 nm
[P] 2.1019at/cm3
60 nm
émetteur
Si
[C] 8.1019at/cm3
15 nm 70nm
Fig IV.6) Profil de base du transistor optimisé utilisant un profil constant de germanium à 15%
- L’émetteur est réalisé avec un procédé haute température (690°C), sans piédestal
SiC.
- La base extrinsèque est implantée arsenic à une dose de 2.1015 at/cm2 et à une
énergie de 30keV.
- Le collecteur est dopé bore par implantation à une énergie de 25keV et à des doses
variables comprises entre quelques 1012 et quelques 1013 at/cm2 selon le type de
fonctionnement souhaité : haute vitesse pour les forts dopages ou haute tension pour
les faibles dopages.
Ÿ La figure suivante présente les courbes de Gummel et le gain en courant obtenus

pour le transistor de référence de dimensions 5 x (0.15 x 1.17) μm2 et les courbes de
Gummel pour différentes polarisations VBC de 0 à 1V d’une structure de rendement
constituée de 10000 cellules élémentaires :
- 156 -
1.E-01 2
700 1.E+00
AE=5 x (0.15 x 1.17) μm AAEE=100 2 2
AE = 5 x (0.15x1.17) µm
2 = 100xx100100 xx (0.15x1.17)
(0.15 x 1.17)
µmμm
1.E-02 1.E-01
VBC
V BC=0V
= 0V 600 V BC=0
VBC = 0 -- 0.5 - 1.0
1V V
1.E-03 1.E-02
IC 1.E-03
1.E-04
500 IC
1.E-05 1.E-04
IB
Gain
Gain
Current
1.E-05
IICC,, IBB (A)
[A]
1.E-06
(A)
400
IICC,, IBB [A]

1.E-06 IB
en courant
1.E-07
1.E-08 300 1.E-07
gain
1.E-08
1.E-09
200 1.E-09 1.0
1.E-10
1.E-10
1.E-11 100 1.E-11 0.5
1.E-12
1.E-12 0
1.E-13 0
1.E-13
0.1 0.3 0.5 0.7 0.9 1.1
0 0.2 0.4 0.6 0.8 1
VEB
V [V]
EB(V) VEB
V (V)
EB [V]
Fig IV.7) Courbes de Gummel et gain en courant du transistor de référence et courbes de Gummel à
différentes polarisations VBC d’une structure de rendement de 10000 cellules élémentaires après une
première optimisation du profil constant de Ge de la base
- Le courant collecteur est idéal pour les deux structures sur une large gamme de
polarisation VEB, à VBC=0V. Ceci révèle l’absence d’effet de barrière à la jonction
émetteur/base. De plus, cela signifie qu’aucune des 10000 cellules de la structure de
rendement ne présente un perçage de la base.
- Le courant de base est également idéal sur une large gamme de VEB et possède une
faible composante non-idéale à faible polarisation sur la structure de rendement. Cela
témoigne du faible nombre de défauts électriquement actifs à la jonction
émetteur/base.
- Malgré la polarisation inverse appliquée à la jonction base/collecteur, la structure de
rendement présente de faibles courants de fuite à faible polarisation VEB. Cela
souligne la robustesse de l’architecture et la qualité de la jonction base/collecteur.
- Enfin, le gain en courant de l’ordre de 500 témoigne de l’incorporation efficace du
germanium dans la base, qui a permis d’obtenir un courant collecteur bien supérieur à
celui d’un transistor pnp tout silicium (pour lequel le gain est beaucoup plus faible,
généralement de l’ordre de quelques dizaines).
La figure suivante présente l’évolution des facteurs d’idéalités avec la polarisation

VEB du dispositif de référence précédent :
- 157 -
5
m(I
m C)
(IC)
4 m(I
m B)
(IB)
m(IC), m(IB)
3
Courants idéaux
2
1
Effets de résistances séries
0
0.4 0.5 0.6 0.7 0.8 0.9 1
VEB (V)
Fig IV.8) Evolution des facteurs d’idéalités avec VEB suite à l’optimisation du profil constant de Ge
Ces courbes confirment la bonne idéalité des courants de base et collecteur :

contrairement à la Fig IV.3), le facteur d’idéalité du courant collecteur reste égal à 1
jusqu’à des polarisations VEB de l’ordre de 0.75V et l’apparition des effets résistances
séries. De même, le facteur d’idéalité du courant de base reste proche de 1 pour les
faibles polarisations VEB.
Ÿ La figure suivante présente les caractéristiques de sortie à courant de base constant

mesurées sur un transistor ayant un collecteur dopé à une dose de 2.5.1013at/cm2
(dopage de ~5.1017at/cm3 à la jonction base/collecteur) :
1.2E-05
IB=2.10-7A
1.0E-05
8.0E-06
(A)
ICIC(A)
6.0E-06
4.0E-06
2.0E-06
AE=5 x (0.15 x 1.17) μm2
0.0E+00
0 0.5 1 1.5 2 2.5 3
VVCE
EC (V)
(V)
Fig IV.9) Caractéristique de sortie à IB=2.10-7A d’un transistor avec un profil de germanium constant
optimisé
La courbe obtenue possède un comportement classique : passé la zone de saturation,

le courant collecteur suit une croissance quasi-linéaire due à l’effet Early jusqu’aux
effets d’avalanche. La barrière à la jonction base/collecteur n’impacte donc pas le
courant collecteur.
En extrapolant la partie linéaire de la caractéristique, la tension d’Early extraite est de
~7.8V. Cette valeur est révélatrice d’un dopage de la base insuffisant. A titre de
comparaison, les tensions d’Early des transistors Si/SiGe de type npn optimisés sont
de l’ordre de la centaine de volts.
- 158 -
En effet, malgré l’élargissement du profil de phosphore, la résistance de base pincée

obtenue sur ces dispositifs est de ~6 kΩ/□, valeur supérieure à celle des « bons »
transistors Si/SiGeC de type npn, de l’ordre de ~2-3 kΩ∕□. Or, la base de type n des
transistors pnp devrait présenter à dopage équivalent une résistivité moindre que la
base de type p des transistors npn du fait de la moindre mobilité des trous vis-à-vis
des électrons (cf. I.B.5). Ainsi, le dopage de la base de ces transistors pnp est moins
important, d’où la faible tension d’Early mesurée.
Ÿ Nous avons étudié, pour le profil émetteur/base utilisé, l’influence du dopage

collecteur sur les performances statiques et dynamiques. Le graphique de la figure
suivante présente l’évolution de la fréquence de transition fT maximale à VBC=0V et
de la tension de claquage BVCEO en fonction de la dose d’implantation du bore du
collecteur :
75
75 10
10
2
AE=5 x (0.15 x 1.17) μm
99
fT 88
50
50
[V]
77
fTfT[GHz]
BVCEO (V)
(GHz)
BVCEO
66
55
25
25
BVCEO 44
33
00 22
00 22 4
4 66 88 10
10
Dose de NC du collecteur (x1013cm-2)
bore [x1013cm-2]
Fig IV.10) Evolution de fT maximale et BVCEO en fonction de la dose de bore du collecteur
La fréquence de transition fT augmente régulièrement avec la dose de bore du

collecteur et la tension de claquage BVCEO diminue brutalement de ~9 à ~3V au-delà
de 4.1012 at/cm2.
Ces observations sont qualitativement similaires au comportement des transistors npn
sur SOI mince [Avenier05] et aux résultats de simulations du transistor pnp sur SOI
mince (cf. III.C.1.1) :
- La hausse de la fréquence de transition est due à la réduction de la résistance et du
temps de transit du collecteur.
- La chute de BVCEO correspond à la transition du régime de fonctionnement déplété,
lié au substrat SOI mince, au régime de fonctionnement classique identique aux
dispositifs sur substrat massif.
La figure suivante présente l’évolution de fT et fmax en fonction de la tension de

claquage BVCEO :
- 159 -
90
AE=5 x (0.15 x 1.17) μm2
80
70
fmax
(GHz)
fmax[GHz]
60
50
f Tf,Tf,max
40
30
fT
20
10
0
2 3 4 5 6 7 8 9 10
BVCEO
BV [V]
CEO(V)
Fig IV.11) Evolution de fT et fmax en fonction de BVCEO pour les transistors utilisant un profil constant
de germanium optimisé
On constate la réduction régulière de fT et fmax à mesure que la tension de claquage

BVCEO augmente (le dopage collecteur décroît).
Quelle que soit la tension de claquage, le rapport fmax sur fT est important. Il est
compris entre ~2 et ~3 pour les tensions BVCEO supérieures à 3V, témoignant d’une
faible influence de la résistance de base et de la capacité de jonction base/collecteur.
Ÿ En observant en détail les caractéristiques de sortie des transistors pour différents

dopages du collecteur, nous avons pu mettre en évidence un effet de la barrière à la
jonction base/collecteur dans le cas des composants haute-tension. La figure suivante
présente les caractéristiques de sortie à VEB constant (0.6V) pour plusieurs transistors
ayant les mêmes profils émetteur/base et des doses d’implantation collecteur variables
de 2.1012at/cm2 à 1013at/cm2 :
-1.3E-07
-1.2E-07
-1.1E-07
Effet de la barrière à la jonction base/collecteur
-1.0E-07
IC (A)
IC (A)
-9.0E-08
-8.0E-08 2e12cm-2
4e12cm-2
6e12cm-2
-7.0E-08 8e12cm-2
AE=5 x (0.15 x 1.17) μm2 10e12cm-2
-6.0E-08
0 -0.5 -1 -1.5 -2 -2.5
VCB (V)
VCB(V)
Fig IV.12) Caractéristiques de sortie à VEB=0.6V pour différents dopages collecteur
- 160 -
Dans le cas des transistors fortement dopés (dose supérieure à 6.1012cm-2), le courant
collecteur suit une pente linéaire lorsque la polarisation inverse base/collecteur
augmente, due à l’effet Early. Par contre, pour les faibles dopages à 4.1012cm-2 et
surtout 2.1012cm-2, le courant collecteur suit une pente similaire à forte polarisation
mais décroît rapidement à mesure que VCB se rapproche de 0V.
Ce comportement est révélateur de la présence d’un effet de la barrière à la jonction
base/collecteur responsable de la décroissance plus rapide du courant collecteur (cf
III.D.3.3).
IV.B.1.5) Résumé des caractéristiques du transistor avec un

profil constant de germanium optimisé
Le passage à un profil constant de germanium plus large a permis de minimiser les

effets de la barrière :
- à la jonction émetteur/base, grâce également à la suppression du piédestal SiC de
l’émetteur
- à la jonction base/collecteur dans le cas des transistors ayant un collecteur fortement
dopé. La barrière à la jonction base/collecteur influence cependant les transistors
haute tension dont le collecteur est faiblement dopé.
Les principales caractéristiques électriques des transistors les plus rapides obtenus à
l’issu de cette première optimisation du profil constant de germanium sont résumées
dans le tableau suivant (implantation collecteur : 1014at/cm2 à 25 keV) :
β IC IB fT fmax VAF BVCEO

160 ~30 µA ~200 nA ~60GHz ~85GHz ~7V 2.6V
@VEB=0.75V @VBC=0.5V
Fig IV.13) Principales caractéristiques des transistors les plus rapides obtenus suite à l’optimisation du
profil de germanium constant
Les performances en fréquence ainsi obtenues sont déjà remarquables pour un

transistor bipolaire de type pnp. Le point faible de ces caractéristiques est cependant
la tension d’Early inférieure à 10V.
La suite de ce paragraphe est consacrée à la présentation des solutions étudiées pour
optimiser plus complètement les dispositifs hautes fréquences.
- 161 -
IV.B.2) Première optimisation du transistor haute
vitesse
A la suite de l’optimisation précédente, les transistors rapides restent pénalisés par une
faible tension d’Early de l’ordre de 10V. Plusieurs voies ont été étudiées afin de
l’améliorer.
IV.B.2.1) Utilisation d’un profil de germanium en deux

marches
La première mesure a consisté à passer d’un profil de germanium constant à un profil

en deux marches avec une concentration croissante de l’émetteur vers le collecteur.
En effet, comme décrit dans les parties I.C.3.3) et I.C.3.4), un graduel de germanium
dans la base permet d’augmenter la tension d’Early, tout en réduisant le temps de
transit des trous par le pseudo-champ électrique qu’il induit.
Nous avons ainsi choisi de passer du profil de germanium constant à 15% à un profil
15-20%, tout en conservant une épaisseur totale de 70 nm. La figure suivante
schématise les profils utilisés :
Profil Ge constant Profil Ge en deux marches

Ge 20%
Ge 15% 14 nm Ge 15% 14 nm
collecteur
émetteur
P P m2
Si cap
Si cap
C C
70 nm 70 nm
Fig IV.14) Illustration du passage d’un profil constant de germanium à un profil en deux marches
Du fait des risques de dislocations liés à l’augmentation de la concentration en

germanium, nous avons fait varier la longueur m2 de la seconde marche à 20% de 13 à
23 nm. Dans tous les cas, le pic de phosphore reste positionné sur la marche à 15% de
germanium, ce qui permet de garantir l’invariance de sa concentration par rapport au
profil de référence. Au cours du procédé de fabrication, le pic de phosphore s’élargit
pour atteindre la marche à 20%, ce qui est nécessaire pour obtenir une amélioration de
la tension d’Early.
Ce profil en deux marches n’est pas aussi performant qu’un graduel linéaire mais
permet de ne pas trop complexifier le procédé de fabrication et donne un meilleur
contrôle des paramètres de croissance, rendant l’interprétation des résultats plus aisée.
- 162 -
La figure suivante présente les analyses SIMS des deux profils de germanium
extraites au premier niveau de métal, pour une épaisseur m2 visée de 23 nm :
25
Profil deux marches
20
Concentration Ge %
15
10 collecteur
Profil constant
émetteur 5
0
800 1300 1800
Profondeur (A)
Fig IV.15) Analyses SIMS du profil de germanium constant et en deux marches (m2=23nm), en fin de
fabrication (métal 1)
Les deux profils ont une épaisseur de ~70 nm à mi-hauteur. Ils sont confondus sur les
50 premiers nanomètres à ~15% puis la seconde marche à 20% se distingue sur les 30
derniers nanomètres.
La figure suivante présente une observation EFTEM qui met en évidence les deux
marches de germanium de concentration croissante dans le transistor. Elle permet par
ailleurs de distinguer en fausses couleurs la répartition des atomes de germanium,
d’oxygène et d’azote :
x
E Coupe xx’
15 %
~55 nm
x
B
20 %
C
Ge, O, N x’ %Ge (U.A) x’
Fig IV.16) Observation EFTEM en fausses couleurs et extraction de la concentration en germanium

(unité arbitraire) à travers la base d’un transistor utilisant un profil de germanium en deux marches
Les deux marches sont clairement visibles sur le profil de concentration du

germanium (en unité arbitraire), extrait à travers la base du dispositif.
L’épaisseur totale de la couche SiGe dans le dispositif est de ~55 nm, soit plus mince
de ~15 nm du profil extrait en SIMS de la Fig IV.15). Cette différence est due aux
effets de charge lors du dépôt de la base abordés dans la partie II.D.1.4)
- 163 -
- Le tableau suivant résume les valeurs de la tension d’Early, du gain en courant et de
la résistance de base pincée obtenues selon la longueur de la seconde marche à
20% sur le dispositif de référence (implantation collecteur à 2.5.1013 at/cm2) :
m2 (nm) 0 (constant) 13 18 23
VAF (V) 11.8 13.2 14.5 17.3
β 144 134 145 128
Rbase pincée 6.8 6.9 6.6 6.8
Fig IV.17) Evolution de la tension d’Early, du gain en courant et de la résistance de base pincée avec la
longueur de la seconde marche m2 à 20% de Ge
La seconde marche permet une amélioration significative de la tension d’Early, qui

augmente de 11.8 à 17.3 V entre un profil constant à 15% et un profil 15-20% avec
une marche à 20% de 23 nm. Ceci est cohérent avec les résultats attendus : la zone de
base dopée phosphore dans du Ge à 20% est de plus en plus étendue à mesure que la
seconde marche s’élargit.
Les autres paramètres statiques comme le gain en courant et la résistance de base
pincée variant peu avec la largeur de la seconde marche, ceci confirme le fait que
l’évolution de la tension d’Early provient uniquement de l’effet du germanium à 20%
et non d’un changement éventuel des profils de base, notamment de la concentration
en phosphore.
- Concernant les performances dynamiques, les valeurs obtenues sont les suivantes :
m2 (nm) 0 (constant) 13 18 23
fT (GHz) 48.9 47.7 46.6 46.5
fmax (GHz) 76 76.9 77 77.3
Fig IV.18) Evolution de la fréquence de transition et de la fréquence maximale d’oscillation avec la

longueur de la marche m2
Contrairement au résultat espéré, les performances fréquentielles n’augmentent pas

avec l’introduction de la seconde marche et restent sensiblement constantes. Ceci peut
s’expliquer par le fait que le graduel de germanium est limité (variation de 5%) et
abrupt, ne permettant pas d’avoir un champ électrique à travers la base suffisamment
important pour accélérer le transport des trous.
D’autre part, le passage de 15% à 20% de la concentration en germanium au niveau
de la jonction base/collecteur accroît la barrière de potentiel à l’hétérojonction, ce qui
peut expliquer la faible décroissance de fT et fmax.
L’utilisation du profil de germanium en deux marches a finalement permis
d’améliorer de façon significative la tension d’Early, passant de 12 V à plus de 17 V
pour le profil ayant la seconde marche la plus épaisse. Malgré tout, cette valeur reste
faible.
- 164 -
IV.B.2.2) Augmentation du dopage de base
Une seconde mesure pour améliorer la tension d’Early consiste à augmenter le dopage
de la base. La zone de déplétion à la jonction base/collecteur est alors moins étendue
dans la base et la largeur de la base neutre devient moins sensible aux modulations de
la polarisation base/collecteur.
Cependant, l’augmentation du dopage s’accompagne a priori d’un élargissement de la
base. Cela entraîne une réduction du courant collecteur et donc du gain en courant,
ainsi que des performances dynamiques via l’augmentation du temps de transit dans la
base.
IV.B.2.2.1) Hausse de la concentration du pic de phosphore
Nous avons choisi d’augmenter la concentration du pic de phosphore de 2.1019at/cm3

à 5.1019at/cm3. Ce dopage a été utilisé sur des transistors aux caractéristiques
similaires aux précédents :
- La base est constituée d’un profil de germanium constant à 15% sur 70 nm, dopée
phosphore sur 14 nm. La concentration en carbone et le cap Si sont inchangés.
- L’émetteur et la base extrinsèque sont les mêmes (procédé de dépôt haute
température et arsenic implanté à 2.1015 at/cm2 à 30keV).
- Le collecteur est dopé bore à une énergie de 25keV et à une dose de 2.5.1013 at/cm2.
Les analyses SIMS de la figure suivante, effectuées en fin de fabrication, illustrent les
profils de bore et de phosphore obtenus avec les deux concentrations de la base (les
profils ont été calibrés en profondeur en superposant les profils de bore) :
1.E+20
[B]
[P]
(at/cm3)
1.E+19
Concentration
1.E+18
1.E+17
500 1000 1500 2000
Profondeur(A)
Profondeur (Å)
Fig IV.19) Analyses SIMS des profils émetteur/base illustrant l’augmentation du dopage phosphore
Les analyses SIMS mettent en évidence l’augmentation de la concentration du

phosphore dans la base. Pour le plus faible dopage, la dose intégrée à une profondeur
comprise entre 700 et 1700 Å est de l’ordre de 2.1013at/cm2 contre ~1014at/cm2 pour le
plus fort dopage.
- 165 -
Du fait de l’augmentation du pic de concentration, le profil de phosphore s’élargit à la
fois vers l’émetteur et le collecteur : sa largeur à un niveau de concentration de
1018at/cm3 passe ainsi de ~40 à 80 nm. Néanmoins, du fait des profils de bore de
l’émetteur et du collecteur, l’augmentation de la largeur de la base neutre est moindre.
Par exemple, la jonction métallurgique émetteur/base se décale vers l’émetteur de
~10nm uniquement.
IV.B.2.2.2) Performances statiques
Le tableau suivant compare les principales caractéristiques électriques statiques pour

les deux dopages de base :
Rbase pincée (kΩ/□) β IC (µA) IB (nA) VAF (V) BVEBO (V)

Faible dopage 6.8 144 30 210 11.8 3.8
Fort dopage 0.95 89 12 133 54.0 1.6
@VEB=0.75V
Fig IV.20) Effets de l’augmentation du dopage de base sur les caractéristiques statiques
- L’effet principal de l’augmentation du dopage est la réduction importante de la

résistance de base pincée, qui décroît de ~7 à ~1 kΩ/□. Une conséquence directe est la
baisse du courant collecteur, qui dépend à la fois de la valeur du dopage et de la
largeur de la base neutre. Cependant, la baisse du courant collecteur reste limitée : il
passe de 30 µA à 12 µA à VEB=0.75V.
Le courant de base à moyenne injection décroît également de 210 à 130 nA.
Néanmoins, le courant de base pour des polarisations VEB supérieures à 0.8V est
pratiquement inchangé (cf. Fig IV.21). Il semble que l’augmentation du dopage de
base fasse disparaître une composante de génération recombinaison (composante de
courant non-idéale IV.B.2.3).
Finalement, le gain en courant diminue modérément de 144 à 89.
- 166 -
Les courbes de Gummel et le gain en courant sont représentés sur la figure suivante
pour les deux dopages de base :
1.E-01
1.E-02
AE=5 x (0.15 x 1.17) μm2
1.E-03
VBC=0V Gain en courant
150
1.E-04
1.E-05
NB
1.E-06 100
(A)
1.E-07
IBB (A)
NB
1.E-08
C, I
IIC,
1.E-09 50
1.E-10
1.E-11
0
1.E-12
1.E-09 1.E-07 1.E-05 1.E-03
1.E-13
IC (A)
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VVEB
EB (V)
(V)
Fig IV.21) Courbes de Gummel et gain en courant en fonction de IC pour les deux dopages de base
- La hausse du dopage de base permet d’augmenter la tension d’Early de ~12 à 54V,

soit près d’un facteur 5.
Les caractéristiques de sortie à courant de base constant de la figure suivante
soulignent la modification de la pente du courant collecteur due à l’augmentation de la
concentration en phosphore :
1.2E-05
1.0E-05
NB
8.0E-06
(A)
IICC (A)
6.0E-06
4.0E-06
AE=5 x (0.15 x 1.17) µm2

2.0E-06
IB=10-7A
0.0E+00
0 0.5 1 1.5 2 2.5
VVEC (V)
EC (V)
Fig IV.22) Caractéristiques de sortie à IB constant pour les deux procédés de dopage de la base
- D’autre part, la tension de claquage BVEBO diminue de 3.8 à 1.6V, témoignant du

croisement des profils du bore de l’émetteur et du phosphore de la base à un plus haut
niveau de concentration, visible sur la Fig IV.19). Cette baisse de tension de claquage
n’est cependant pas pénalisante pour le fonctionnement du transistor.
- 167 -
IV.B.2.2.3) Performances dynamiques
Les performances dynamiques à VBC=0.5V sont reportées dans le tableau suivant :
fT (GHz) fmax (GHz)

Faible dopage 49 76
Fort dopage 46 82
Fig IV.23) Evolution des performances dynamiques avec le dopage de la base
La chute potentielle des performances, liée à l’augmentation de la largeur de la base,

s’avère minime : la fréquence de transition maximale décroît de 49 à 46 GHz et au
contraire, la fréquence maximale d’oscillation augmente sensiblement de 76 à 82GHz.
Ainsi, bien que le dopage de base ait augmenté, l’accroissement de la largeur de base
neutre, dont dépend au premier ordre le temps de transit dans la base, n’a pas été trop
important.
Ceci peut s’expliquer par le recouvrement d’une partie du dopage phosphore de la
base par le bore de l’émetteur, à proximité de la jonction émetteur/base (cf. Fig
IV.19), qui a pour effet de diminuer la largeur effective de la base.
Il est par ailleurs renforcé par l’effet de ségrégation du phosphore dont le pic de
concentration se décale du centre de la couche SiGeC vers l’émetteur.
Il se peut également que les profils observés par SIMS ne soient pas totalement
révélateurs des profils des dispositifs.
La réduction de la résistance de base pincée explique la hausse de la fréquence

maximale d’oscillation, inversement proportionnelle à la racine carré de la résistance
de base.
Finalement, la hausse du dopage de base a permis une hausse importante de la tension

d’Early de ~12V à ~54V, sans dégrader significativement les performances statiques
et dynamiques.
IV.B.2.3) Influence du dopage de la base extrinsèque
En parallèle de l’optimisation de la tension d’Early, nous avons étudié l’impact du

dopage de la base extrinsèque sur les performances électriques. Les transistors
discutés précédemment utilisaient en standard une base extrinsèque implantée arsenic
à une dose de 2.1015at/cm2 à 30 keV. Dans le cadre des études d’autodopage de la
base intrinsèque par la base extrinsèque et pour réduire sa résistance (cf. partie
II.D.3.1), celle-ci a également été dopée à une dose de 4 et 8.1015at/cm2 sur quelques
plaques, en association avec la base intrinsèque faiblement dopée (pic de phosphore à
2.1019at/cm3).
Outre la modification de la résistance de la base extrinsèque, la variation du dopage

agit également sur les caractéristiques électriques du transistor. Le tableau de la figure
suivante reporte les variations des principaux paramètres avec la dose d’arsenic de la
base extrinsèque :
- 168 -
Dose d’implantation As 2.1015at/cm2 4.1015at/cm2 8.1015at/cm2

IC (µA) 30 34 35
VEB=0.75V IB (nA) 210 121 107
β 144 283 332
fT (GHz) 49 55 57
fmax (GHz) 76 92 87
Rpolybase (Ω/□) 445 357 808
Fig IV.24) Evolution des caractéristiques du transistor en fonction de la dose d’implantation arsenic de
la base extrinsèque
- Le courant de base décroît fortement de 210 à 107 nA et le courant collecteur croît

sensiblement de 30 à 35 µA lorsque la dose d’implantation de la base extrinsèque
augmente. Ce résultat témoigne d’un effet de la base extrinsèque ne pouvant être
imputé à un phénomène d’autodopage de la base intrinsèque (qui se traduirait par une
baisse du courant collecteur).
La figure suivante présente les courbes de Gummel pour les différentes conditions de
dopage de la base extrinsèque :
1.E-02
AE=5 x (0.15 x 1.17) μm2 IC

1.E-03
1.E-04
IB
1.E-05
B (A)
[A]
Npolybase
, IIb
ICIc,
1.E-06
1.E-07
1.E-08
1.E-09
0.65 0.7 0.75 0.8 0.85 0.9
VVbe
EB (V)
[V]
Fig IV.25) Evolution des courbes de Gummel avec l’augmentation du dopage de base extrinsèque
Comme le montre cette figure, la base extrinsèque est responsable d’une composante
idéale du courant de base, pour une large gamme de polarisation VEB, comportement
similaire au phénomène de recombinaison en base neutre (cf. I.B.2.2.1).
L’interprétation de ce comportement est qu’une partie des trous injectés de l’émetteur

vers la base se dirige vers la périphérie de la base intrinsèque. Or, l’oxyde au pied des
espaceurs internes et l’interface entre la base intrinsèque et la base extrinsèque sont
sources de défauts, propices aux phénomènes de recombinaison. Ils vont générer un
courant qui ajoute une composante idéale au courant de base. Ce mécanisme est
illustré sur la figure suivante :
- 169 -
Recombinaisons en périphérie de la base intrinsèque
Trous
Fig IV.26) Schéma et coupe TEM illustrant les zones en périphérie de la base intrinsèque propices aux
phénomènes de recombinaison
En augmentant le dopage de la base extrinsèque, le champ électrique au niveau du lien

bases intrinsèque/extrinsèque augmente. Correspondant à celui d’une jonction n/n+, il
s’oppose au transport des trous et réduit leur injection périphérique. Le courant de
recombinaison et donc le courant de base diminuent.
L’amélioration de la focalisation du courant permet par ailleurs de réduire la longueur

moyenne de la base neutre et la charge formée par les trous. Ainsi, le courant
collecteur à VEB=0.75V augmente avec la dose d’implantation de 30 à 35 µA, tout
comme la fréquence de transition maximale qui passe de 49 à 57 GHz. Les
augmentations de IC et fT sont d’ailleurs très proches, toutes deux d’environ 16%.
La fréquence maximale d’oscillation augmente de 76 à 92 GHz entre 2 et 4.1015at/cm2
puis décroît à 87 GHz pour la plus forte dose à 8.1015at/cm2.
Son augmentation est liée à celle de la fréquence de transition et à l’évolution de la
résistance de couche de la base extrinsèque. Entre 2 et 4.1015 at/cm2, la résistance de
couche diminue, renforçant l’augmentation de fmax puis décroît entre 4 et 8.1015at/cm2,
entraînant la baisse de fmax.
Au vu de ces résultats, le dopage de base extrinsèque arsenic à 4.1015 at/cm2 s’avère

être le plus intéressant. Il permet d’augmenter le gain via la réduction du courant de
base et l’augmentation du courant collecteur, d’améliorer fT et fmax, tout en minimisant
la résistance de couche de la base extrinsèque.
IV.B.2.4) Résumé des résultats obtenus
Le tableau de la figure suivante résume les améliorations apportées par les trois
paramètres étudiés précédemment sur les principales caractéristiques électriques pour
une dose d’implantation du collecteur à 2.5.1013at/cm2 :
fT (GHz) fmax (GHz) β VAF (V)

Transistors avec profil constant optimisé 49 76 144 12
Profil de Ge en deux marches 46 77 128 17
Pic de [P] à 5.1019at/cm3 46 82 90 54
Base extrinsèque à 4.1012at/cm2 55 92 283 11
Fig IV.27) Tableau résumé des améliorations obtenues avec les trois variations étudiées
- 170 -
- L’utilisation d’un profil de germanium graduel en deux marches permet d’améliorer

sensiblement la tension d’Early sans dégrader les autres paramètres.
- L’augmentation de la concentration en phosphore dans la base accroît fortement la
tension d’Early et augmente sensiblement fmax.
- La base extrinsèque dopée par une implantation d’arsenic à 4.1012at/cm2 augmente
significativement le gain en courant ainsi que les performances dynamiques.
Malgré tout, la meilleure valeur de tension d’Early obtenue à ~ 50V reste perfectible.
Ces résultats nous ont servi de base à la seconde optimisation du transistor haute
vitesse.
- 171 -
IV.B.3) Seconde optimisation du transistor haute
vitesse
Le but de cette seconde optimisation est d’associer les différentes améliorations
décrites précédemment. Plusieurs procédés de fabrication de l’émetteur et du
collecteur ont aussi été étudiés en vue d’améliorer les performances du transistor.
IV.B.3.1) Association des précédentes améliorations
Les meilleurs points de fonctionnement ont été rassemblés sur un même transistor. Il
associe un profil de germanium en deux marches avec une marche à 20% de 23 nm,
un dopage phosphore de base élevé et une base extrinsèque implantée arsenic à
4.1015at/cm2. L’émetteur et le collecteur restent identiques aux précédents transistors
(NC : 2.5.1013cm-2/25keV, émetteur déposé à 690°C).
Etant donné le fort dopage de base obtenu sur les précédents transistors, la largeur du
pic de phosphore a été réduite de 14 à 10 nm en vue de diminuer l’épaisseur de la base
neutre. La figure suivante résume les profils de base utilisés :
23 nm
[Ge] (20%)
[Ge] (15%)
10 nm
[P] 5.1019at/cm3
Si 60 nm
émetteur
[C] 8.1019at/cm3
15 nm 70nm
Fig IV.28) Profil de base utilisé pour la seconde optimisation du transistor haute vitesse
Les résultats électriques obtenus avec ce profil de base sont détaillés ci-après.
- 172 -
- La figure suivante présente les caractéristiques de sortie à courant de base constant

obtenues sur le dispositif de référence :
-4.5E-05
AE=5 x (0.15 x 1.17) μm2
-4.0E-05
IB=2.10-7A
-3.5E-05
C (A)
(A) -3.0E-05
-2.5E-05
IIC
-2.0E-05
-1.5E-05
-1.0E-05
-5.0E-06
IB=4.10-8A
0.0E+00
0 -0.5 -1 -1.5 -2 -2.5
VCE
VCE(V)(V)
Fig IV.29) Caractéristiques de sortie à courant de base constant
Le courant collecteur présente une évolution quasi-constante avec la polarisation VCE

dans le régime de fonctionnement normal. Cela témoigne d’une valeur élevée de la
tension d’Early qui atteint 95V sur ces dispositifs, grâce à l’utilisation couplée du
profil de germanium en deux marches et du fort dopage de base.
- La figure suivante présente les courbes de Gummel et le gain en courant obtenus sur
le même dispositif :
1.E-01 250
1.E-02
VBC=0V
1.E-03
200
1.E-04
1.E-05
encourant
(A)
IbB (A)
1.E-06 150
1.E-07
GainBeta
C, I
IIc,
1.E-08
1.E-09 100
1.E-10
1.E-11
50
1.E-12
1.E-13 AE=5 x (0.15 x 1.17) μm2
1.E-14 0
0 0.2 0.4 0.6 0.8 1 1.2
V
Veb (V)
EB (V)
Fig IV.30) Courbes de Gummel et gain en courant
Les courants sont idéaux sur une large gamme de polarisation VEB. Malgré le fort
dopage de base, donnant une résistance de base pincée inférieure à 1 kΩ/□, le gain en
courant obtenu de 226 est élevé (en comparaison avec le gain de 90 obtenu sur les
précédents transistors ayant un fort dopage de base).
Ceci s’explique par l’utilisation du dopage de base extrinsèque à 4.1015 at/cm2, qui a
permis de réduire le courant de base.
- 173 -
- Les performances dynamiques sont représentées sur la figure suivante, qui illustre
l’évolution de fT et fmax avec le courant collecteur :
120
AE=5 x (0.15 x 1.17) μm2 fT
fT
100 fmax
fmax
VBC=1V
(GHz)
fmax (GHz)
80
60
fT,fmax
40
fT,
20
0
1.0E-04 1.0E-03 1.0E-02
IC (A)
IC (A)
Fig IV.31) Evolution de fT et fmax en fonction de IC à VBC=1V
Les valeurs maximales atteignent 45 GHz pour fT et 94 GHz pour fmax. La valeur de fT
est similaire à celle du transistor avec un profil constant de Ge optimisé (49GHz) et
celle de fmax est proche de celle obtenue précédemment avec le fort dopage de base
extrinsèque (92GHz). L’extraction des paramètres dynamiques est faite à VBC=1V au
lieu de 0.5V auparavant. Cependant, des mesures faites sur les dispositifs suivants ont
montré une faible influence de la modification de la polarisation (~5%
d’augmentation).
Finalement, le tableau de la figure suivante résume les principales caractéristiques

obtenues sur les transistors haute vitesse associant fort dopage de base, profil de
germanium en 2 marches et base extrinsèque implantée As à 4.1015at/cm2 :
β IC IB fT fmax VAF BVCEO (V)

226 ~28 µA 122 nA ~45 GHz ~94 GHz 95 V 2.6
@VEB=0.75V @VBC=1V (NC : 2.5.1013cm-2/25keV)

Fig IV.32) Principaux résultats obtenus sur les transistors associant fort dopage de base, profil de
germanium en 2 marches et base extrinsèque implantée As à 4.1015at/cm2
IV.B.3.2) Etude sur l’émetteur
Dans le but de réduire la résistivité de l’émetteur afin de limiter les effets de

résistances séries et améliorer les performances dynamiques, un procédé de
fabrication différent a été utilisé sur certaines plaques.
Les changements principaux sont d’une part l’utilisation d’une température de dépôt
plus faible passant de 690 à 590°C, et d’autre part un accroissement de la
concentration de bore de ~3-4 à 6.1019at/cm3. Ce niveau de dopage est proche de la
concentration maximale d’atomes électriquement actifs permis par la solubilité du
bore [Borot07].
- 174 -
Ceci va avoir plusieurs conséquences :

- L’abaissement de la température de dépôt modifie la structure du silicium qui tend à
se déposer de façon amorphe sur les couches de diélectriques. Or, le silicium amorphe
recristallise davantage que le polysilicium lors d’un recuit.
- La hausse de la concentration du bore permet de diminuer la résistance de l’émetteur
mais peut également augmenter sa diffusion vers la base.
IV.B.3.2.1) Structure de l’émetteur
La figure suivante présente des coupes TEM de transistors utilisant les deux procédés
de fabrication de l’émetteur :
PolySi 690°C PolySi 590°C
MonoSi
MonoSi 100 nm
Fig IV.33) Coupes TEM de transistors utilisant un procédé de dépôt haute température (à gauche) et
basse température (à droite) pour l’émetteur
Ces observations mettent en évidence la différence de cristallinité de l’émetteur entre

les deux procédés. Alors que l’émetteur haute température utilisé précédemment (à
gauche) présente une partie monocristalline localisée au dessus de la base, bien
distincte de la partie supérieure polycristalline, l’émetteur basse température possède
une structure monocristalline de la base jusqu’au contact émetteur.
Ceci est rendu possible par le dépôt amorphe, qui a recristallisé plus rapidement que le
polysilicium du procédé haute température lors du recuit final. Seules les extrémités
supérieures présentent une structure polycristalline (la structure amorphe s’est
partiellement recristallisée en polysilicium).
La mobilité des porteurs (trous comme électrons) étant meilleure dans le silicium
monocristallin que dans le polysilicium (d’un facteur ~3-4, [Borot07]), le procédé de
dépôt à basse température permet d’obtenir un émetteur moins résistif à dopage
équivalent.
- 175 -
IV.B.3.2.2) Niveau de dopage en bore
Les analyses SIMS de la figure suivante présentent les profils émetteur/base obtenus
avec les deux procédés de dépôt de l’émetteur (les profils de phosphore et de
germanium ont été obtenus avec l’émetteur à 690°C et les profils de bore sont calibrés
en profondeur en superposant les deux profils de carbone) :
1.E+20 25
Németteur [C]
20
(at/cm3)
[B] [Ge]
(at/cm
Concentration
3
)
15
Ge(%)
Concentration
1.E+19
[P]
10
1.E+18 0
300 500 700 900 1100 1300 1500
Profondeur (Å)
Profondeur (A)
Fig IV.34) Analyses SIMS des deux procédés de fabrication haute température (690°C) et basse
température (590°C) de l’émetteur
Ces profils révèlent la différence de concentration en bore dans l’émetteur selon les
deux procédés, qui augmente de ~3.5.1019at/cm3 pour le procédé à 690°C à
4.6.1019at/cm3 pour le procédé à 590°C. Il est à noter que les analyses SIMS sont
réalisées sur une large surface sur laquelle le silicium se dépose de façon
monocristalline et ne sont donc pas totalement représentatives du transistor où il se
dépose de façon polycristalline ou amorphe sur les diélectriques.
La diffusion du bore avec le nouveau procédé reste efficacement bloquée à l’entrée de
la base par l’action conjuguée du carbone et du germanium. On peut néanmoins
s’attendre à un croisement des profils de bore et de phosphore à une concentration
supérieure (difficilement évaluable ici, les profils de phosphore n’étant pas identiques
pour les deux procédés d’émetteur).
La résistance de l’émetteur extraite des mesures dynamiques des transistors, décroît

de ~21.7 à 12.8 Ω avec le procédé à 590°C sur le dispositif de référence.
- 176 -
IV.B.3.2.3) Effet sur les caractéristiques électriques
Le changement du procédé de fabrication de l’émetteur a eu plusieurs conséquences

sur les caractéristiques électriques, que nous avons comparées entre des dispositifs
possédant les mêmes profils de base et de collecteur que précédemment (IV.B.3.1)
La figure suivante compare les courbes de Gummel obtenues sur des transistors
utilisant l’émetteur plus dopé (traits gras) et le précédent émetteur (traits minces) :
1.E-01
1.E-02 AE=5 x (0.15 x 1.17) μm2
1.E-03
VBC=0V
1.E-04
1.E-05
1.E-06 Effets de resistances séries
(A)
B (A)
1.E-07
, IIb
ICIc,
1.E-08
1.E-09 Effet tunnel
1.E-10
1.E-11
1.E-12
1.E-13
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VEB (V)
Veb (V)
Fig IV.35) Courbes de Gummel obtenues avec les deux procédés de fabrication de l’émetteur, à 690°C
(traits minces) et 590°C (traits en gras)
- Un effet tunnel (cf. IV.C.2.3) apparaît à faible injection sur le courant de base pour
l’émetteur plus dopé. Celui-ci, détaillé dans la partie I.B.2.2.2), témoigne du plus fort
niveau de concentration des dopants bore et phosphore à la jonction métallurgique
émetteur / base. Cela est cohérent avec l’évolution de la tension de claquage BVEBO,
qui décroît de 1.7V à 1V.
- Une diminution des effets de résistances séries est clairement visible à haute
injection, du fait de la baisse de la résistance d’émetteur.
- L’avancée du bore a comme autre conséquence de compenser davantage une partie

du dopage phosphore de la base. La résistance de base pincée augmente ainsi de ~740
à ~890 Ω/□. Du fait de la réduction de la largeur de base qui en découle, le courant
collecteur à VEB=0.75V croît de 28 à 35 µA.
- Le courant de base diminue de ~122 à 108 nA à VEB=0.75V pour l’émetteur moins
résistif. Cette décroissance s’explique par la hausse de la concentration en bore, IB
étant inversement proportionnel au niveau de dopage de l’émetteur.
Cependant, le rapport entre les courants de base ne correspond pas totalement au
rapport entre les niveaux de dopants :
I B ( 690°C ) N E ( 590°C )
≈ 1.13 et ≈ 1.31
I B (590°C ) N E ( 690°C )
- 177 -
Bien qu’il y ait une différence possible entre les valeurs de dopages extraites des
analyses SIMS et les valeurs de dopage dans les transistors, cette différence entre les
deux rapports peut s’expliquer par un changement de mobilité entre les deux
émetteurs.
En effet, le courant de base s’exprime (cf. I.B.1.1.2) :
D ne
IB ∝
W E N ae
Ainsi, le courant de base décroît avec l’émetteur basse température grâce à la hausse
de la concentration en bore. Cependant, cette baisse est compensée en partie par
l’augmentation de la mobilité et donc du coefficient de diffusion des électrons dans
l’émetteur liée à la structure totalement monocristalline (la variation de WE entre les
deux procédés est minime).
- La figure suivante présente l’évolution de la fréquence de transition et de la

fréquence maximale d’oscillation en fonction du courant collecteur pour les deux
procédés de fabrication de l’émetteur :
120
AE=5 x (0.15 x 1.17) μm2 NE
100 VBC=1V
(GHz)
fmax (GHz)
80
60
fT,fmax
fmax
fT,
40
20
fT
0
1.0E-04 1.0E-03 1.0E-02
IC
IC(A)
(A)
Fig IV.36) Evolution de fT et fmax en fonction de IC pour les émetteurs déposés à 590°C (ronds) et
690°C (triangle)
La fréquence de transition atteint 45 et 47 GHz, et la fréquence maximale

d’oscillation 94 et 104 GHz, respectivement pour l’émetteur déposé à 690°C et pour
l’émetteur à 590°C.
Une faible hausse de fT est obtenue grâce à la baisse de la résistance d’émetteur et fmax
croît significativement.
- 178 -
Le tableau de la figure suivante résume les principales caractéristiques des transistors

avec les deux émetteurs :
590°C 690°C
IC (µA) 35 28
VEB=0.75V IB (nA) 108 122
β 320 230
BVEBO (V) 1.0 1.7
VAF (V) 80 95
fT (GHz) 47 45
VBC=1V
fmax (GHz) 104 94
Rémetteur (Ω) 12.8 21.7
Rbase pincée(Ω/□) 890 740
Fig IV.37) Résumé des principales caractéristiques des transistors utilisant un émetteur haute
température et un émetteur basse température
Finalement, les transistors utilisant l’émetteur déposé à 590°C sont globalement plus
performants et conservent une tension d’Early importante (80V). Cet émetteur moins
résistif a ainsi été choisi pour les dispositifs suivants.
IV.B.3.3) Etude sur le collecteur
Un travail d’optimisation a également été mené sur le collecteur des transistors.
En faisant varier l’énergie d’implantation des atomes de bore du collecteur, la position

de leur pic de concentration s’en trouve modifiée. Cela va avoir des conséquences sur
le compromis entre la capacité de la jonction base/collecteur et la résistance
collecteur.
Dans le cadre du développement des transistors npn sur SOI mince, l’utilisation
d’atomes de phosphore et d’arsenic a été comparée. L’utilisation d’arsenic, permettant
d’obtenir un profil de concentration croissant de la base vers l’oxyde enterré,
contrairement au phosphore de profil constant, s’est révélée intéressante. Elle a permis
de diminuer la capacité de jonction base/collecteur et donc d’améliorer sensiblement
les performances dynamiques, sans accroître la résistance collecteur [Avenier06].
Bien que les atomes de bore diffusent davantage que les atomes d’arsenic, tendant à
rendre leur concentration dans le collecteur uniforme, nous pouvions espérer obtenir
des résultats similaires en augmentant l’énergie d’implantation afin d’obtenir un profil
graduel de concentration de la base vers l’oxyde enterré.
C’est pourquoi certains transistors ont été fabriqués avec un collecteur implanté avec
une énergie de 40keV contre 25keV auparavant.
- 179 -
La figure suivante présente les analyses SIMS obtenues en fin de fabrication pour des
collecteurs implantés bore, avec une dose de 5.1013at/cm2 à 40keV et 2.5.1013at/cm2 à
25keV :
Base
4.6E+18 40keV – 5.1013at/cm2 Oxyde enterré

4.1E+18
3
(at/cm )
3.6E+18
3.1E+18
25keV – 2.5.1013at/cm2
Concentration
2.6E+18
2.1E+18
1.6E+18
1.1E+18
6.0E+17
1.0E+17
1500 2000 2500
Profondeur (A)
Profondeur (Å)
Fig IV.38) Analyses SIMS de la concentration en bore du collecteur pour une implantation à 40keV –
5.1013at/cm2 et 25keV – 2.5.1013at/cm2 (échelle linéaire)
Ces analyses SIMS mettent en évidence le décalage du maximum de concentration en

bore vers l’oxyde enterré, permettant d’obtenir un important graduel de concentration.
Malgré l’augmentation de la dose, le collecteur implanté à 40keV présente une
concentration de bore à la jonction base/collecteur sensiblement moindre.
Pour mesurer l’impact de la variation de l’énergie d’implantation, nous avons
comparé des transistors avec différentes conditions de dopage collecteur : une dose
d’implantation de 2.5.1013at/cm2 à 25keV et trois doses d’implantation à 2.5.1013,
5.1013 et 1.1014at/cm2 à 40keV. Ces transistors utilisent le système émetteur/base
décrit dans la partie IV.B.3.1) (émetteur haute température).
Le tableau de la figure suivante présente les principaux résultats obtenus avec les
différentes conditions d’implantation :
fT (GHz) fmax(GHz) BVCBO (V) CjC (fF) VAF (V)

13 2
25 keV - 2.5.10 at/cm 45 94 5.9 16.1 95
40 keV - 2.5.1013at/cm2 27 73 6.8 13.9 55
13 2
40 keV - 5.10 at/cm 43 95 6.0 15.4 92
14 2
40 keV - 10 at/cm 51 109 5.5 17.1 95
Fig IV.39) Evolution des principales caractéristiques électriques avec les conditions d’implantation du
collecteur
- Pour une même dose de 2.5.1013at/cm2, le collecteur implanté à 40keV possède une
tension de claquage BVCBO plus élevée et une capacité de jonction base/collecteur
plus faible, dues à la moindre concentration de bore au niveau de la jonction
métallurgique.
- 180 -
L’effet de la barrière Si/SiGe s’en trouve augmenté et elle impacte les performances
électriques : fT chute de 45 à 27 GHz, ainsi que la tension d’Early qui passe de 95 à
55V.
- Pour la dose à 5.1013at/cm2, les résultats obtenus sont similaires à l’implantation
2.5.1013at/cm2/25keV. La capacité CjC est sensiblement inférieure, confirmant la
baisse de concentration du bore à la jonction observée en SIMS.
- A 1014at/cm2, la concentration de bore à la jonction devient plus élevée : la capacité
de jonction est un peu supérieure à celle de l’implantation à 25keV (17.1 contre 16.1
fF) et BVCBO passe de 5.9 à 5.5V.
Alors que la tension d’Early est équivalente, fT croît de 45 à 51 GHz et fmax de 94 à
110 GHz. Cela traduit la réduction de la résistance du collecteur, qui a permis
d’augmenter fT et fmax malgré une capacité de jonction supérieure.
Finalement, l’utilisation d’une énergie d’implantation à 40keV couplée à une dose de

1014at/cm2 a permis d’accroître les performances dynamiques grâce à un meilleur
compromis résistance collecteur / capacité de jonction, sans dégrader la tension
d’Early. Elle fut donc choisie pour les dispositifs suivants.
- 181 -
IV.B.4) Troisième optimisation du transistor haute-
vitesse
Cette troisième série d’optimisations du transistor rapide a pour but d’atteindre les
meilleures performances dynamiques permises par l’architecture utilisée.
A partir des résultats précédents, des profils émetteur/base/collecteur plus agressifs
ont été introduits et l’effet d’un profil graduel à la jonction base/collecteur a été
étudié.
IV.B.4.1) Profils émetteur/base/collecteur agressifs
Pour augmenter davantage les performances dynamiques du transistor, plusieurs

possibilités sont envisageables :
- Une réduction du dopage phosphore de la base : la largeur de base diminue et fT

augmente, au détriment de la tension d’Early et de la résistance de base. L’épaisseur
de la zone dopée phosphore a ainsi été réduite de 10 nm à 6, 4 et 2 nm.
- Une augmentation du dopage collecteur : la résistance collecteur RC ainsi que le

temps de transit de la jonction base/collecteur τBC diminuent et l’effet Kirk
responsable de la chute de fT est retardé. Ces effets vont accroître fT, au détriment de
la tension d’Early. Néanmoins, la capacité de jonction base/collecteur va également
augmenter, tendant à limiter les performances.
Plusieurs doses d’implantation du collecteur ont été testées de 1 à 3.1014at/cm2, avec
une énergie de 40keV.
Les profils utilisés sont résumés sur la figure suivante :
23 nm
[Ge] (20%)
[Ge] (15%)
2-6 nm
[P] 5.1019at/cm3
émetteur 590°C
Si 60 nm
[C] 8.1019at/cm3
collecteur 1→3.1014cm-2 / 40keV
15 nm 70nm
Fig IV.40) Profils émetteur/base/collecteur agressifs utilisés en vue d’atteindre les meilleures
performances dynamiques
Ces profils ont été couplés avec l’utilisation de l’émetteur faible résistivité et la base
extrinsèque implantée arsenic à 4.1015at/cm2.
- 182 -
IV.B.4.1.2) Influence du dopage de base intrinsèque
• Le tableau de la figure suivante résume les caractéristiques électriques statiques

principales extraites des tests paramétriques pour les trois épaisseurs de dopage
phosphore de la base intrinsèque, le collecteur étant dopé à 1014at/cm2 / 40keV :
Epaisseur de dépôt de P 6 nm 4 nm 2 nm
β 300 280 340
VEB=0.75V IC (µA) 32 31 38
IB (nA) 106 112 114
BVEB0 (V) 1.3 1.9 2.2
BVCB0 (V) 4.9 4.9 4.8
BVCE0 (V) 2.3 2.4 2.3
VAF (V) 70 73 48
Rbase pincée (kΩ/□) 1.5 1.9 2.8
Fig IV.41) Résultats électriques statiques obtenus avec les trois épaisseurs de dopage phosphore de la
base intrinsèque
- En accord avec les résultats attendus, la résistance de base pincée augmente à

mesure que décroît l’épaisseur de phosphore, de 1.5 à 2.8 kΩ/□ entre 2 et 6 nm.
- La hausse de la tension de claquage BVEBO de 1.3 à 2.2V confirme la baisse de la
concentration en phosphore au niveau de la jonction émetteur/base. Au contraire, la
tension de claquage BVCBO varie très peu (elle dépend principalement du dopage
collecteur).
- Les comportements de la tension d’Early et du courant collecteur sont contraires aux
prévisions entre 6 et 4 nm (IC diminue et VAF augmente) puis retrouvent l’évolution
attendue entre 4 et 2 nm : IC augmente de 31 à 18 µA et VAF décroît de 73 à 48V.
La figure suivante présente les courbes de Gummel sur le dispositif standard pour les
trois épaisseurs de phosphore :
1.E-01
1.E-02 AE=5 x (0.15 x 1.17) μm2
1.E-03
1.E-04
1.E-05
(A)
, IIbB [A]
1.E-06
ICIc,
1.E-07
1.E-08
1.E-09
1.E-10
1.E-11
1.E-12 Effet tunnel pour P-6 nm
1.E-13
1.E-14
0 0.2 0.4 0.6 0.8 1 1.2
VEB (V)
VEB (V)
Fig IV.42) Courbes de Gummel obtenues avec les trois épaisseurs de phosphore de la base
Les courants sont idéaux pour les trois dopages de base. On distingue la présence d’un
effet tunnel sur le courant de base, qui se produit pour le plus fort dopage de base (P
- 183 -
sur 6 nm). Pour les dopages plus faibles, la concentration en dopants à la jonction
métallurgique émetteur/base n’est plus suffisante pour que l’effet tunnel se produise.
Les courants IB et IC pour la base dopée sur 6 nm sont légèrement supérieurs à haute
injection, du fait des effets de résistances séries moindres liés à la résistance de base.
• Le tableau de la figure suivante résume les performances dynamiques obtenues à

VBC=1V :
Epaisseur de dépôt de P 6 nm 4 nm 2 nm
fT (GHz) 62 64 65
fmax (GHz) 130 132 127
Fig IV.43) Performances dynamiques obtenues avec les trois épaisseurs de dopage phosphore de la
base intrinsèque à VBC=1V
Comme attendu, la fréquence de transition fT augmente de 62 à 65 GHz à mesure que

l’épaisseur de phosphore, et donc de la base neutre, est réduite.
Par contre la fréquence maximale d’oscillation fmax croît de 130 à 132 GHz entre 6 et
4 nm puis décroît à 127 GHz pour une épaisseur de phosphore de 2 nm. Cette baisse
est due à la hausse de la résistance de base qui compense l’augmentation de fT.
IV.B.4.1.3) Influence du dopage collecteur
Les différentes doses d’implantation de bore du collecteur ont été testées pour deux
épaisseurs de phosphore de base à 6 et 4 nm.
• Le résumé des résultats électriques statiques obtenus dans le cas d’une épaisseur de
phosphore de 6 nm est présenté sur le tableau de la figure suivante :
Dose d’implantation bore

1 1.5 2 2.5 3
(1014at/cm2)
β 301 263 260 266 288
VEB=0.75V IC (µA) 32 29 28 30 31
IB (nA) 106 112 111 113 109
BVCB0 (V) 4.9 4.6 4.3 4.1 4.0
BVCE0 (V) 2.3 2.3 2.2 2.1 2.1
VAF (V) 70 68 59 53 37
Rbase pincée (kΩ/□) 1.52 1.50 1.49 1.53 1.58
Fig IV.44) Principaux paramètres statiques obtenus sur le dispositif de référence en fonction de la dose
d’implantation de bore du collecteur
- La résistance de base pincée est de l’ordre de 1.5kΩ/□ et varie peu avec le dopage du
collecteur.
- Les valeurs de courants et du gain sont peu influencées par le dopage du collecteur.
- Comme attendu, la tension de claquage BVCBO décroît continûment de 4.9 à 4V avec
l’augmentation du dopage collecteur.
- Le paramètre le plus affecté par la hausse de la dose d’implantation collecteur est la
tension d’Early, qui chute de 70 à 37V.
- 184 -
• Les résultats dynamiques sont résumés sur la figure suivante :
Dose d’implantation bore

1 1.5 2 2.5 3
(1014at/cm2)
fT (GHz) 62 66 69 71 72
fmax (GHz) 130 132 131 131 131
CjC(fF) 16 16.4 17.2 17.8 18.2
fT/CjC (GHz/fF) 3.88 4.02 4.01 3.99 4.03
Fig IV.45) Performances dynamiques à VBC=1Vet capacités de jonction base/collecteur en fonction de

la dose d’implantation de bore du collecteur
La fréquence de transition fT augmente de 62 à 72GHz avec la dose d’implantation de

bore et fmax reste constante à ~131GHz.
D’après l’expression de la fréquence de transition maximale :
1
fT max =
2π (τ F + ( RE + RC )C jC )
la hausse de fT, malgré l’augmentation de CjC, s’explique par la baisse de la résistance

du collecteur avec la dose d’implantation de bore. Et, d’après :
fT
f max =
8πR B C jC
la hausse de fT est compensée par l’augmentation de la capacité de jonction

base/collecteur. Comme le montre le tableau de la Fig IV.45), le rapport fT/CjC varie
très peu quelque soit la dose de bore, d’où la valeur constante de fmax.
La figure suivante illustre l’évolution des fréquences de transition avec le courant
collecteur pour les différentes doses d’implantation :
80
NC
70
60
50
ffTT (GHz)
40
30
20
10 AE=5 x (0.15 x 1.17) μm2
0
1.0E-04 1.0E-03 1.0E-02 1.0E-01
IIC
C (A)
(A)
Fig IV.46) Evolution de fT en fonction de IC pour les différentes doses d’implantation bore, sur le
dispositif standard
On retrouve l’augmentation du pic de fT de 62 à 72 GHz. L’apparition de l’effet Kirk

étant retardée à mesure que le dopage collecteur augmente, le pic de fT se décale vers
les plus fortes valeurs de IC.
- 185 -
IV.B.4.1.4) Caractérisation plus complète du meilleur procédé
haute fréquence
Les meilleures performances fréquentielles ont été atteintes en associant la base dopée
phosphore sur 4 nm et la dose de bore du collecteur à 2.1014cm-2 / 40keV. Les
caractéristiques de ce transistor sont détaillées ci-dessous.
- La figure suivante présente les courbes de Gummel et le gain en courant en fonction

de VEB et du courant collecteur :
1.E-01 250
1.E-02 AE=5 x (0.15 x 1.17) μm2
1.E-03
200 β
1.E-04 200
courant
1.E-05
, IBIb(A)
(A)
1.E-06 150 150
Gain
1.E-07
Gain Beta
en
ICIc,
1.E-08 100
1.E-09 100
1.E-10 50
1.E-11
50
1.E-12 0
1.E-13 1.E-09 1.E-07 1.E-05 1.E-03
1.E-14 0 IIC(A)
C (A)
0 0.2 0.4 0.6 0.8 1 1.2
VEBVEB
(V)(V)
Fig IV.47) Courbes de Gummel et gain en courant en fonction de VEB et de IC pour un transistor
fabriqué avec le meilleur procédé haute fréquence
Les courants sont idéaux sur une large gamme de polarisation VEB et le gain en
courant atteint ~220. Celui-ci reste quasi-constant pour un courant collecteur compris
entre 10-7 et 10-4A.
La figure suivante présente à nouveau des courbes de Gummel, mais cette fois-ci pour
une structure de rendement de 10000 cellules élémentaires et pour plusieurs
polarisations VBC de 0 à 1V :
1.E-01
AE=100 x 100 x (0.15 x 1.17) μm2
1.E-02
VBC=0V
1.E-03
1.E-04
1.E-05
, IB (A)
1.E-06
Ic, IbIC(A)
1.E-07 VBC=1V
1.E-08 VBC=0.5
1.E-09 V
1.E-10
1.E-11
1.E-12
0 0.2 0.4 0.6 0.8
VEB (V)
VEB (V)
Fig IV.48) Courbes de Gummel d’une structure de rendement de 10000 cellules élémentaires
- 186 -
Le courant collecteur à VBC=0V est idéal, ce qui montre que la base n’est percée sur
aucune des 10000 cellules élémentaires. Le courant de base à VBC=0V est également
idéal sur une large gamme de polarisation. Les deux courants se croisent à ~10-9A à
VBC=0V, ce qui correspond à 10-14A pour une cellule élémentaire.
Les courants de fuite de la jonction base/collecteur visibles à faibles polarisations VEB
restent limités malgré la polarisation VBC et le grand nombre de dispositifs.
Ces résultats confirment la robustesse de l’architecture utilisée et le faible nombre de
défauts électriquement actifs aux jonctions métallurgiques.
- La figure suivante présente l’évolution de fT et fmax avec le courant collecteur :
140 VBC=1V ffT

T
ffmax
max
120
100
(GHz)
max (GHz)
80
T, ffmax
60
ffT,
40
20
AE=5 x (0.15 x 1.17) μm2
0
1.0E-04 1.0E-03 1.0E-02 1.0E-01
IIC
C (A)
(A)
Fig IV.49) Evolution de fT et fmax avec le courant collecteur pour le meilleur procédé haute fréquence
La fréquence de transition fT atteint 75GHz et la fréquence maximale d’oscillation

~135 GHz.
Le tableau suivant résume les principales caractéristiques obtenues sur le transistor

pnp à hétérojonctions Si/SiGe sur SOI mince le plus rapide et les compare à celles du
transistor de type pnp et du transistor npn de la filière BiCMOS7RF (nœud 0.25 µm)
développée à STMicroelectronics :
pnp SOI SiGe pnp BC7RF (BJT) npn BC7RF (HBT)
β 250 60 200
BVCEO (V) 2.2 9.5 3.0
VAF (V) 45 35 >150
fT (GHz) 75 8 60
fmax(GHz) 135 12 120
Fig IV.50) Tableau résumé des principales caractéristiques électriques du meilleur dispositif
- 187 -
Les performances atteintes par notre transistor pnp Si/SiGeC sont très supérieures à
celles du précédent transistor bipolaire de type pnp développé à STMicroelectronics
(facteur ~10 sur fT). Elles dépassent même les performances dynamiques des
transistors npn de la génération BiCMOS7RF.
La fréquence maximale d’oscillation de 135 GHz constitue un record pour un

transistor de type pnp à base de silicium.
Le couple fT/fmax=75/135 GHz est remarquable compte tenu des limitations apportées
par le SOI mince, tout en conservant de très bonnes caractéristiques statiques. En
comparaison, les performances des transistors npn Si/SiGeC les plus rapides
développés à STMicroelectronics atteignent fT/fmax=140/200 GHz sur SOI mince
contre fT/fmax=280/300 GHz sur substrat massif, pour des profils émetteur/base
similaires.
Enfin, ces résultats démontrent que d’excellentes performances en fréquence peuvent
être obtenues sans utiliser de transitions Si/SiGe graduelles.
- 188 -
IV.B.4.2) Effet d’un profil graduel de germanium à la

jonction base/collecteur
Un profil graduel de germanium à la jonction base/collecteur a été étudié dans le but

d’adoucir la barrière à l’hétérojonction Si/SiGe et d’évaluer son influence sur les
performances dynamiques du transistor.
IV.B.4.2.1) Profil de base
L’épaisseur totale de base étant contrainte par celle de l’oxyde piédestal et afin de
limiter la concentration totale de germanium, nous avons décidé de réduire l’épaisseur
de la marche de Ge à 20% afin de conserver la même épaisseur totale.
Le profil de germanium utilisé à la jonction base/collecteur n’est pas exactement
graduel mais constitué de trois marches de 7 nm de concentration décroissante (15-10-
5%) afin de simplifier le procédé de fabrication. On peut toutefois considérer le profil
quasi-linéaire, le budget thermique ayant pour effet de faire diffuser le germanium,
rendant les marches moins abruptes. La figure suivante présente les profils de base
ainsi utilisés :
6 nm 21 nm
[Ge] 20%
15%
P : 6 nm
10%
Si 60 nm
5%
15 nm
70nm
Fig IV.51) Profils de base du transistor utilisant un graduel de germanium à la jonction base collecteur
Ce profil de germanium est associé à un dopage phosphore sur 6 nm et la

concentration en carbone est identique aux précédents transistors.
Les dispositifs étudiés utilisent un émetteur déposé à 590°C, une base extrinsèque
implantée arsenic à 4.1015at/cm2 et le collecteur est implanté bore à 1014cm-2/40keV.
- 189 -
L’analyse SIMS de la figure suivante nous a permis d’observer le profil de
germanium après recuit :
25
35 nm
20
Ge (%)
15
10
0
500 700 900 1100 1300 1500
Profondeur (A)
Fig IV.52) Analyse SIMS du profil de germanium graduel en fin de fabrication
On constate bien un adoucissement des marches de germanium à la jonction

base/collecteur. Seule la marche à ~10% reste visible. Finalement, la décroissance du
germanium de 20 à 0% est réalisée sur une épaisseur de ~35 nm, au lieu des ~15 nm
des profils abrupts précédents.
IV.B.4.2.2) Résultats électriques
• Le tableau suivant compare les caractéristiques électriques statiques principales pour

des dispositifs fabriqués avec le profil « graduel », et le profil abrupt associé :
Profil abrupt Profil graduel
β 300 226
BVCEO (V) 2.3 2.5
VAF (V) 70 42
Rbase pincée (kΩ/□) 1.5 2.2
Fig IV.53) Caractéristiques électriques statiques obtenues avec un profil abrupt et un profil graduel à la
jonction base/collecteur (P sur 6nm)
La résistance de base pincée plus élevée témoigne d’un dopage de base plus faible
dans le cas du profil graduel, qui peut s’expliquer par une modification des conditions
de dépôt lors de l’incorporation du phosphore.
La tension de claquage BVCEO varie peu selon le profil et la tension d’Early décroît de
70 à 40V entre le profil abrupt et le profil graduel de germanium. Cette décroissance
peut être attribuée en partie à la baisse du dopage de base, et à la diminution du
graduel de germanium à travers la base neutre.
- 190 -
Pour évaluer l’effet du profil graduel, nous avons donc comparé les résultats avec un
profil abrupt utilisant un dopage de base plus faible (P sur 2 nm) :
Profil abrupt (P-2 nm) Profil graduel (P-6nm)
β 340 226
BVCEO (V) 2.3 2.5
VAF (V) 48 42
Rbase pincée (kΩ/□) 2.8 2.2
Fig IV.54) Tableau des caractéristiques électriques statiques obtenues avec un profil abrupt (P-2nm) et
un profil graduel à la jonction base/collecteur (P-6nm)
Dans ce cas, les valeurs de tension de claquage BVCEO et de tension d’Early sont
similaires. Cependant, le gain est moindre dans le cas du profil graduel et alors que la
base est davantage dopée d’après les valeurs de résistance de base pincée, la tension
d’Early est un peu plus faible. Ceci s’explique par la réduction de l’effet de la
concentration croissante de germanium dans la base (I.C.3.4) lors du passage du profil
abrupt au profil graduel.
• Les performances dynamiques pour les trois procédés considérés sont résumées sur
le tableau de la figure suivante :
Profil abrupt (P-6nm) Profil abrupt (P-2nm) Profil graduel (P-6nm)
fT (GHz) 62 65 68
fmax(GHz) 130 127 134
Fig IV.55) Performances dynamiques obtenues avec des profils de Ge abrupt et graduel à la jonction
base/collecteur
Le profil graduel, dont la base est plus dopée que le profil abrupt avec un dopage P
sur 2 nm, possède une fréquence de transition qui atteint 68 GHz contre 65 GHz pour
le profil abrupt. Il permet donc d’accroître fT à dopage de base (effectif) équivalent.
De plus, la fréquence maximale d’oscillation croît de 127 à 134 GHz.
Finalement, le profil graduel de germanium possède une influence assez réduite sur
les performances du transistor rapide, du moins avec les profils étudiés. Il dégrade
sensiblement VAF et augmente fT et fmax, Ainsi, il semble que dans le cas d’une
transition Si/SiGe abrupte à la jonction base/collecteur, la barrière de potentiel
apparaissant dans la bande de valence conduise quand même à une légère dégradation
des performances en fréquence.
- 191 -
IV.C) Etudes complémentaires
En parallèle de l’optimisation des transistors, nous avons réalisé plusieurs études
complémentaires visant à caractériser davantage le fonctionnement des transistors pnp
à hétérojonctions Si/SiGe sur SOI mince.
IV.C.1) Influence de la géométrie du transistor
IV.C.1.1) Effet de la largeur de la fenêtre émetteur
A l’aide de structures de différentes largeurs de fenêtre émetteur ωE, nous avons pu

étudier l’influence de ce paramètre géométrique sur les caractéristiques de l’émetteur,
avec les deux procédés de dépôts utilisés. Le comportement de l’émetteur selon la
largeur de la fenêtre est particulièrement intéressant pour évaluer les variations des
caractéristiques électriques avec la géométrie.
IV.C.1.1.1) Différences entre émetteurs larges et émetteurs

étroits
Nous avions à notre disposition plusieurs structures, ayant pour largeurs de fenêtre
émetteur 0.3 µm (de type BEC ou CBEBC), 0.6µm et 0.9µm (tout deux de type BEC).
La figure suivante présente les coupes TEM effectuées sur les transistors avec une
fenêtre émetteur de 0.3µm et 0.6µm pour les deux procédés de dépôt de l’émetteur :
Emetteur
690°C
WE
ωE
0.1µm
ωE=0.3µm ωE=0.6µm
Emetteur
590°C
Fig IV.56) Coupes TEM de transistors de largeur de fenêtre émetteur 0.3µm et 0.6µm pour les
procédés d’émetteur haute température et basse température
- 192 -
Ces observations mettent en évidence une différence de comportement du dépôt de

l’émetteur selon la largeur de fenêtre pour les deux procédés de fabrication.
- Alors que la distance WE entre la base et le contact émetteur est de l’ordre de 160
nm pour les émetteurs déposés à 690°C et 590°C dans la fenêtre étroite, elle chute à
~60 nm pour la fenêtre large.
Ceci est dû à un phénomène de planarisation, appelé effet « plug ». Pour une fenêtre
émetteur large, l’épaisseur de dépôt de l’émetteur dans le transistor est très proche de
l’épaisseur déposée sur une large surface. Par contre, pour une fenêtre émetteur
étroite, les bords de la fenêtre provoquent un « pincement » de la couche de
polysilicium déposée et ainsi un accroissement de l’épaisseur totale de l’émetteur du
transistor.
- Alors que l’émetteur déposé à 690°C possède une partie polycristalline pour la
fenêtre émetteur étroite, il devient totalement monocristallin de la base au contact
émetteur pour la fenêtre émetteur de 0.6 µm. Ceci est dû à la plus large surface de
base monocristalline qui favorise la recristallisation et à la réduction de WE.
Dans le cas de l’émetteur basse température, l’émetteur est monocristallin de la base
au contact émetteur quelque soit la largeur de la fenêtre, grâce à la recristallisation
plus rapide du silicium déposé de façon amorphe avec ce procédé.
Afin de comparer les courbes de Gummel mesurées sur des transistors de différentes
largeurs de fenêtre émetteur, et donc de différentes surfaces, il est nécessaire de tracer
les densités de courants. D’après les coupes TEM précédentes, il est possible de
déterminer avec précision la largeur effective d’émetteur ωEeff correspondant à la
largeur de l’émetteur comprise entre les espaceurs internes, et ainsi calculer la surface
du transistor.
Le transistor ayant une fenêtre émetteur de 0.3 µm possède en moyenne une largeur
effective de fenêtre émetteur de ~0.12 µm, et dans le cas du transistor à ωE=0.6 µm,
ωEeff vaut ~0.4 µm. Ces valeurs varient peu entre les dispositifs et seront utilisées pour
le calcul des densités de courant.
Faute d’observation directe du transistor le plus large, on considère que le transistor
de ωE=0.9 µm possède une largeur effective de ~0.7 µm qui correspond à des
espaceurs de même largeur que le transistor à ωE=0.6 µm.
- 193 -
La figure suivante présente la densité de courant de base en fonction de la polarisation
VEB pour les trois largeurs de fenêtre émetteur, pour le procédé émetteur basse
température (l’émetteur haute température présente un comportement électrique
similaire) :
1.E-04
1.E-05
[A/um2]
1.E-06
(A/µm 2
)
1.E-07
JB Jb
WE
1.E-08
1.E-09
1.E-10
0.6 0.7 0.8 0.9
VEBVeb
(V)(V)
Fig IV.57) Densité de courant de base en fonction de la polarisation VEB pour les trois largeurs de
fenêtre émetteur déposé à 590°C
La densité de courant de base est sensiblement identique pour les deux émetteurs
larges, et significativement plus faible pour l’émetteur étroit.
La densité de courant collecteur varie peu avec la largeur de la fenêtre émetteur. Les
gains en courant des dispositifs mesurés ci-dessus valent 380, 185 et 150 de
l’émetteur le plus étroit au plus large.
Ces résultats sont cohérents avec la réduction de l’épaisseur d’émetteur observée en
TEM pour les fenêtres larges, qui tend à augmenter la densité de courant de base.
Le rapport des densités de courant de base à VEB=0.7V est de l’ordre de 1.9 entre les
fenêtres larges et la fenêtre étroite. Ce rapport est inférieur à celui des longueurs WE
mesurées en TEM, de l’ordre de 3.
L’interprétation de cet écart est une différence de mécanisme à l’origine du courant de
base :
Pour un émetteur large, WE est faible et l’émetteur est monocristallin. Dans ce cas, on
peut considérer que la totalité des électrons injectés de la base dans l’émetteur vont se
recombiner sur le contact émetteur. C’est le cas du transistor idéal décrit en I.B.1.1)
où l’on a considéré la longueur de diffusion des électrons dans l’émetteur LnE
supérieure à WE. Le courant de base est inversement proportionnel à WE.
Par contre, dans le cas d’un émetteur étroit, la plus grande distance WE et la présence
d’une partie polycristalline pour l’émetteur déposé à 690°C, peuvent fausser cette
hypothèse. Si WE est supérieure à LnE, les électrons se recombinent alors dans le
silicium de l’émetteur et le courant de base devient inversement proportionnel à LnE.
C’est pourquoi le rapport des courants de base n’est pas égal au rapport des WE entre
les émetteurs large et étroit.
Il est possible par ailleurs que d’autres facteurs entrent en jeu comme le dopage de
bore et sa diffusion vers la base, qui peuvent varier sensiblement selon ωE.
- 194 -
Finalement, cette étude démontre une modification du fonctionnement du transistor

liée à l’émetteur entre une faible largeur de ωE (0.3 µm) et les largeurs supérieures
(0.6 et 0.9 µm). Pour les fortes largeurs, les caractéristiques du transistor retrouvent
un comportement proportionnel à son échelle (il est dit « scalable »).
IV.C.1.1.2) Influence de ωE sur les performances dynamiques

(émetteurs étroits)
Nous avons également examiné l’influence de la largeur de la fenêtre émetteur sur les
performances dynamiques, pour des dispositifs avec des ωE dessinées de 0.3, 0.28 et
0.26µm.
Le tableau de la figure suivante résume les fréquences de coupure obtenues en

fonction de la largeur de l’émetteur (avec les conditions de fabrication du dispositif le
plus rapide obtenu) :
ωE (µm) fT (GHz) fmax (GHz)

0.3 77 130
0.28 79 131
0.26 78 133
Fig IV.58) Performances dynamiques obtenues pour différentes largeurs de fenêtre émetteur
Les fréquences fT et fmax mesurées varient très peu avec la largeur de la fenêtre
émetteur, du moins dans le domaine de variations étudié.
IV.C.1.2) Effet de la largeur de la base extrinsèque
Grâce aux structures présentes sur le masque, nous avons pu étudier l’influence de la
largeur LC de la base extrinsèque représentée sur la figure suivante, sur les
performances dynamiques du transistor :
LC
E B C
B
Fig IV.59) Schéma représentant la largeur LC de la base extrinsèque
La réduction de LC a pour effet de rapprocher le contact collecteur de la base

intrinsèque. Elle s’accompagne d’une baisse de la résistance collecteur et du temps de
transit dans le collecteur, qui vont améliorer les performances dynamiques des
dispositifs haute-vitesse et haute-tension respectivement. De plus, cela réduit la
- 195 -
surface de base extrinsèque et donc la capacité base/collecteur à travers l’oxyde
piédestal.
Néanmoins, la réduction de la surface siliciurée peut augmenter la résistance d’accès à
la base, pénalisant les performances dynamiques. D’autre part, la tension de claquage
BVCEO va diminuer.
Nous avons ainsi étudié l’évolution des performances dynamiques avec LC dans le cas
de dispositifs rapides et haute-tension.
IV.C.1.2.2) Dispositifs haute-vitesse
Les mesures ont été réalisées sur une plaque correspondant au procédé optimisé pour
les hautes fréquences, déjà utilisé dans la partie IV.B.4.1.4). Le tableau de la figure
suivante présente les performances atteintes pour différentes longueurs LC (0.35 µm
pour le dispositif nominal) :
LC (µm) fT (GHz) fmax (GHz) CjC (fF)

0.2 76 97 13
0.25 77 130 15
0.3 78 133 16
0.35 75 135 17
0.5 71 132 18
Fig IV.60) Performances dynamiques des dispositifs haute vitesse pour différentes longueurs LC
La fréquence de transition augmente de 71 à 78 GHz lorsque LC diminue de 0.5 à 0.3

µm grâce à la baisse de la résistance collecteur et de la capacité de jonction
base/collecteur, puis reste sensiblement constante entre 0.3 et 0.2 µm.
La fréquence maximale d’oscillation croît légèrement entre 0.5 et 0.35 µm puis chute
de 135 à 97 GHz entre 0.35 et 0.2 µm. Ceci est dû à la hausse de la résistance de base,
particulièrement entre 0.25 et 0.2 µm. En effet, la zone siliciurée ne mesure plus que
0.03 µm lorsque LC vaut 0.2 µm (voire presque 0 en considérant la surgravure
latérale) d’où une hausse importante de la résistance d’accès à la base.
Le meilleur compromis a donc lieu pour une longueur LC comprise entre 0.35 et 0.3
µm, soit proche de la longueur utilisée pour le dispositif de référence.
- 196 -
IV.C.2) Influence de la température

Toutes les mesures présentées jusqu’ici ont été effectuées à température ambiante soit
25°C.
Or, la majorité des caractéristiques électriques des transistors bipolaires dépendent
fortement de la température. Il s’avère donc intéressant d’étudier certaines
caractéristiques pour des températures variables.
IV.C.2.1) Dépendance du gain en courant avec la

température
Les courants de base et de collecteur du transistor pnp dépendent de la température

selon :
 qV − EG B   qV − EG E 
I C ∝ exp EB  I B ∝ exp EB 
 kT   kT 
où EGB et EGE sont respectivement les énergies de bande interdite dans la base et dans
l’émetteur. Ainsi, la pente des caractéristiques de Gummel va diminuer à mesure que
la température augmente.
Le gain en courant peut s’écrire de façon générale :
 ∆EG 
β ∝ exp  (IV-1)
 kT 
où ΔEG est la différence d’énergie de bande interdite entre l’émetteur et la base.
- Pour un transistor à homojonctions Si idéal, ΔEG est nulle et le gain est indépendant
de la température. En réalité, le plus fort dopage de l’émetteur par rapport à celui de la
base réduit l’énergie de bande interdite dans l’émetteur (d’après le phénomène de
« bandgap narrowing » [Ashburn88]). ΔEG est négatif et en conséquence, le gain en
courant augmente avec la température.
- Pour un transistor à hétérojonctions Si/SiGe, l’effet du germanium réduit l’énergie

de bande interdite de la base et le terme ΔEG devient positif. Dans ce cas, le gain en
courant décroît lorsque la température augmente.
Le tracé des courbes de Gummel et du gain en courant pour différentes températures

est donc un moyen de vérifier le signe de ΔEG et de l’effet du germanium sur le
fonctionnement du composant.
La figure suivante présente le courant collecteur et le gain en courant obtenus sur le
dispositif utilisant un profil constant de Ge à 15% dans la base, pour des températures
de 25 à 150°C :
- 197 -
1.E-01
1.E-02
1.E-03
IC
1.E-04 Temp
200
1.E-05
180
1.E-06 Temp
160
(A)
1.E-07 β
ICC (A)
140
1.E-08 120
Beta
1.E-09 100
1.E-10 80
1.E-11 60
1.E-12 40
1.E-13 20
1.E-14 0
0.2 0.4 0.6 0.8 1 1.2
0.2 0.4 0.6 0.8 1
VEB (V)
VEB (V)
VVEB (V)
EB (V)
Fig IV.61) Courant collecteur et gain en courant en fonction de VEB pour des températures variant de
25 à 150°C
Le gain maximal chute de 190 à 55 lorsque la température augmente de 25 à 150°C.

Ceci témoigne d’un ΔEG positif, obtenu grâce à l’introduction du germanium dans la
base.
De ces mesures il est possible d’extraire la valeur de ΔEG. La figure suivante
représente l’évolution de ln(β) à VEB=0.75V en fonction de 1/T :
5.5
=0.75V)
5
@VVEBEB=0.75V
4.5
(β) @
4
(beta
ln Ln
3.5
y = 1385x + 0.6066
3
0.002 0.0025 0.003 0.0035
(K-1)
1/T (K-1)
Fig IV.62) Evolution de ln(β) à VEB=0.75V en fonction de 1/T
D’après l’équation (IV-1), la pente de la courbe ci-dessus vaut ΔEG/k. D’après la

valeur extraite, on obtient ΔEG≈120meV.
D’autres facteurs comme la mobilité étant également dépendants de la température et
l’effet de bandgap narrowing devant être pris en compte, cette valeur n’est pas
strictement égale à la réduction de bande interdite due au germanium. Néanmoins, elle
en donne une valeur approchée : d’après la loi empirique présentée dans la partie
- 198 -
I.C.1.2), une concentration de 15% de germanium entraîne une variation de l’énergie

de bande interdite de ~140meV, soit proche de la valeur extraite.
IV.C.2.2) Caractéristiques de sortie à forts courants
Les caractéristiques de sortie présentées précédemment ont été réalisées à des régimes
de courants tels que le transistor fonctionne dans un régime idéal (moyenne injection).
Si on se place dans un régime de forte injection en appliquant un fort courant de base
et en utilisant des polarisations élevées, le transistor va subir un échauffement local dû
à l’effet Joule. Il se traduit sur les caractéristiques de sortie par une modification de la
pente du courant collecteur.
D’après IV.C.2.1), le gain d’un transistor pnp Si/SiGe décroît lorsque la température
augmente. En appliquant un courant de base fixe, le courant collecteur va donc
diminuer lorsque le transistor s’échauffe au fur et à mesure que la polarisation
émetteur/collecteur augmente.
La figure suivante représente les caractéristiques de sortie à courant de base constant
de 2.10-6 à 2.10-5A, obtenues sur un dispositif utilisant les paramètres technologiques
des transistors décrits en IV.B.3.1) mis à part le collecteur, implanté avec une dose de
bore de 1014at/cm2 :
-3.0E-03
IB=2.10-5A
-2.5E-03
-2.0E-03
C (A)
IC I(A)
-1.5E-03
-1.0E-03
-5.0E-04
IB=2.10-6A
0.0E+00
0 -0.5 -1 -1.5 -2 -2.5 -3
VEC (V)
VCE (V)
Fig IV.63) Caractéristiques de sorties obtenues à courant de base constant de 2.10-6 à 2.10-5A.
Alors que la pente de IC est légèrement positive pour les faibles valeurs de IB (effet
Early), elle devient négative pour les fortes valeurs du fait de l’auto-échauffement.
IV.C.2.3) Courant tunnel
Le mécanisme de recombinaison directe bande à bande à l’origine de l’effet tunnel est

un mécanisme indépendant de la température. En traçant le courant de base pour
- 199 -
différentes températures, on met ainsi en évidence l’origine des mécanismes
responsables des courants à faibles polarisations VEB.
La figure suivante représente le courant de base mesuré pour des températures
comprises entre 25 et 100°C en présence d’effet tunnel :
1.E-09
1.E-10
100°C
1.E-11
(A)
IBIb(A)
50°C
1.E-12
25°C
1.E-13
AE=5 x (0.15 x 1.17) µm2

1.E-14
0 0.1 0.2 0.3 0.4 0.5
VEB (V)
Veb (V)
Fig IV.64) Courant de base en présence d’un effet tunnel pour différentes températures
Les courants sont confondus quelle que soit la température pour les très faibles
polarisations VEB (entre 0 et ~50 mV), régime pour lesquels se produit le mécanisme
de recombinaison direct bande à bande.
Pour les polarisations VEB supérieures, les recombinaisons assistées par les centres
recombinants deviennent prépondérantes. Une température plus élevée facilitant ce
mécanisme, le courant de base augmente alors à mesure que la température s’élève.
IV.C.3) Etudes de bruit

Durant ce travail, nous avons réalisé des études de bruit, qui est un facteur important
de la qualité d’un dispositif. Le bruit est un paramètre complexe qui dépend de
nombreux facteurs. Cette étude n’avait donc pas pour but une caractérisation
exhaustive, mais la comparaison des principales figures de mérite du bruit entre
plusieurs transistors.
Selon le régime de fonctionnement du dispositif, on distingue le bruit 1/f (faibles
fréquences) et le bruit HF (hautes fréquences). Notre étude porte sur le bruit 1/f, qui a
pour principale origine les phénomènes de génération-recombinaison se produisant au
niveau de la jonction émetteur/base et dans l’émetteur.
Il est caractérisé par une densité spectrale de bruit SIB, qui s’exprime en fonction de la
fréquence de fonctionnement f selon :
Kf
S I B ( f ) = 2qI B +
Af
IB
f
Le terme 2qIB constitue une composante constante du bruit, appelée bruit de grenaille
(« shot noise »). Le second terme correspond au bruit 1/f. Il est caractérisé par les
- 200 -
deux figures de mérite Kf et Af (Af est généralement proche de 2). En normalisant Kf à

la surface AE du dispositif, on définit le terme kB comme :
k B = K f . AE
kB s’exprime en µm2 et permet de comparer des dispositifs de différentes surfaces.

Plus celui-ci est faible moins le bruit 1/f est élevé.
Le schéma de la figure suivante présente le dispositif expérimental nécessaire à
l’extraction de la densité spectrale de bruit :
Fig IV.65) Dispositif expérimental utilisé pour l’extraction du bruit 1/f
Le bruit est extrait à l’aide d’un analyseur de signal (HP35670A) et d’un amplificateur
courant-tension faible bruit (EGG). Le transistor est polarisé à l’aide d’un dispositif
sur batteries afin de limiter toute perturbation extérieure.
Les mesures ont été effectuées sur des transistors rapides utilisant le meilleur procédé
haute vitesse décrit en IV.B.4.1.4). Les structures mesurées sont de type BEC, avec
trois largeurs de fenêtre émetteur : 0.3, 0.6 et 0.9 µm, et une longueur unique de
5.74µm.
La figure suivante présente les densités spectrales de bruit pour trois transistors de
fenêtre émetteur ωE=0.3 µm mesurés sur une même plaque. Le courant de base est
fixé à 0.5 µA et la polarisation VCE vaut -1V :
1/f
Fig IV.66) Densités spectrales de bruit de trois transistors rapides de dimensions ωE x LE=0.3 x
5.74µm2
- 201 -
La densité spectrale de bruit suit une dépendance en 1/f sur toute la gamme de
fréquence et les trois transistors mesurés donnent des résultats très proches.
La figure suivante présente les densités spectrales pour les transistors avec des
fenêtres émetteur de 0.6 et 0.9 µm :
Fig IV.67) Densités spectrales de bruit de transistors ayant une fenêtre émetteur de 0.6 et 0.9 µm
Les résultats sont sensiblement dispersés entre les différents transistors mesurés sur
une même plaque. Certains dispositifs présentent une densité spectrale de bruit qui
diverge de la dépendance en 1/f. Pour les autres dispositifs, celle-ci concerne un
domaine fréquentiel plus réduit que pour les transistors avec une fenêtre émetteur
étroite. Ceci est dû à une densité de bruit moindre, qui laisse apparaître le bruit de
grenaille pour les fortes fréquences.
D’après ces mesures, le terme kB a pu être extrait en se basant sur le dispositif le

moins bruité pour chaque taille de fenêtre émetteur. Il est représenté sur la figure
suivante en fonction du courant de base pour les trois tailles de fenêtre émetteur (une
seule mesure a été effectuée sur le transistor de largeur de fenêtre émetteur 0.9µm) :
kB (µm2)
IB (A)
Fig IV.68) Evolution de kB en fonction de IB pour les trois tailles de fenêtre émetteur
- 202 -
kB est de l’ordre de 5.10-10 et 10-9 µm2 pour les transistors de fenêtre émetteur de
largeur 0.6 et 0.9 µm respectivement. Il augmente fortement à ~10-8 µm2 pour le
transistor avec une fenêtre émetteur de 0.3 µm.
La diminution du bruit en 1/f lorsque l’on élargit la fenêtre émetteur est en accord
avec les observations TEM de la Fig IV.56). En effet, la diminution de l’épaisseur de
l’émetteur et la meilleure recristallisation lors du passage de la fenêtre étroite aux
fenêtres larges réduisent le nombre de centres recombinants, sources de bruit 1/f.
Néanmoins, l’écart de performance entre les différents dispositifs est très important
(facteur ~50) et du fait de la dispersion des mesures pour les transistors ayant des
émetteurs larges, ces résultats restent à confirmer par des mesures statistiques.
Nous avons pu comparer ces résultats avec ceux publiés par IHP dans [Knoll07] sur
un transistor pnp Si/SiGeC de dimensions : n x W x L = 10 x (0.85 x 1.48) µm2. La
figure suivante présente l’évolution de la densité spectrale de bruit normalisée à la
surface des dispositifs en fonction du courant de base, pour les transistors que nous
avons développés et pour le transistor décrit dans [Knoll07] (IHP) :
Fig IV.69) Evolution de la densité spectrale de bruit normalisée à la surface des dispositifs en fonction
du courant de base, des transistors que nous avons développés et pour le transistor décrit dans
[Knoll07] (IHP)
Les densités spectrales de bruit normalisées des transistors que nous avons développés
sont respectivement supérieures et inférieures à celle du transistor d’IHP dans le cas
des fenêtres émetteur étroites et larges.
A largeur de fenêtre émetteur similaire, la densité spectrale de bruit en 1/f du
transistor de fenêtre émetteur 0.9 µm est inférieure à celui du transistor d’IHP.
Ces résultats confirment la qualité de l’architecture et de la jonction émetteur/base des

transistors que nous avons développés.
- 203 -
IV.D) Conclusion
En élargissant le profil constant de germanium de la base aux

deux jonctions et en supprimant le piédestal SiC, nous avons pu
supprimer l’influence de la barrière parasite à la jonction
émetteur/base ayant impacté les premiers dispositifs. L’effet de
la barrière parasite à la jonction base/collecteur a également pu
être évité dans le cas des transistors rapides, qui atteignent :
fT=60GHz, fmax=85GHz, BVCEO=2.6V et VAF=7V.
Pour les transistors haute vitesse, une première série
d’optimisation a permis d’augmenter la tension d’Early grâce au
passage d’un profil de germanium constant à 15% à un profil en
deux marches de concentration croissante de 15 à 20%, ainsi que
par l’utilisation d’un dopage de base plus élevé. D’autre part, la
hausse de la dose d’implantation arsenic de la base extrinsèque
de 2 à 4.1012 at/cm2 a permis d’accroître fortement le gain en
courant et la fréquence maximale d’oscillation.
En associant ces différentes améliorations, nous avons fortement

amélioré la tension d’Early et les transistors atteignent :
fT=45GHz, fmax=94GHz, BVCEO=2.6V et VAF=95V.
Par ailleurs, en utilisant un procédé de dépôt de l’émetteur à plus
faible température, nous avons pu accroître le gain en courant et
les performances dynamiques. En augmentant l’énergie
d’implantation du bore du collecteur de 25 à 40 keV, nous avons
également amélioré les performances dynamiques grâce à un
meilleur compromis CjC / RC.
En associant à nouveau ces améliorations et en réduisant

l’épaisseur de la zone de base dopée phosphore, nous avons
atteint des performances remarquables en dépit des limitations
apportées par le substrat SOI mince et de l’utilisation d’un profil
de germanium aux transitions abruptes. Les transistors
atteignent des performances à l’état de l’art illustrées par :
fT=75GHz, fmax=135GHz, BVCEO=2.2V et VAF=45V. Une
- 204 -
fréquence maximale d’oscillation aussi élevée n’avait jamais été

reportée dans la littérature auparavant.
Par des études complémentaires, nous avons mis en évidence le

changement de la structure de l’émetteur selon sa largeur se
traduisant par une hausse de la densité de courant pour les
émetteurs larges. Les études en température ont montré un
comportement du transistor pnp similaire à celui des transistors
npn. Enfin, les études de bruit ont confirmé la qualité de
l’architecture.
- 205 -
- 206 -
Chapitre V : Application au
développement de technologies BiCMOS
SiGeC complémentaires
- 207 -
- 208 -
Chapitre V : Application au développement de technologies BiCMOS SiGeC complémentaires
V.A) Introduction
Ce dernier chapitre est consacré à deux applications des

transistors pnp Si/SiGeC étudiés au cours de ce travail :
- La première détaille l’intégration du transistor pnp dans une

technologie BiCMOS SiGeC complémentaire sur SOI mince.
Les contraintes d’intégration, le procédé de fabrication et les
résultats électriques obtenus seront présentés.
- La seconde présente l’adaptation de la structure à une

technologie BiCMOS sur substrat massif, ouvrant la voie à un
domaine plus vaste d’applications. Les modifications de
l’architecture et du procédé de fabrication ainsi que les premiers
résultats électriques seront décrits.
- 209 -
V.B) Intégration du transistor pnp dans une technologie
BiCMOS SiGeC complémentaire sur SOI mince
Après avoir obtenu des transistors pnp Si/SiGeC performants, nous avons cherché à
les intégrer avec les transistors npn dans une technologie BiCMOS SiGeC
complémentaire sur SOI mince.
V.B.1) Contraintes d’intégration

De nombreuses options sont possibles pour l’enchaînement des opérations du procédé
de fabrication d’une technologie BiCMOS complémentaire. Plusieurs aspects et
contraintes sont à prendre en compte dans le développement de cette technologie :
- Le transistor npn étant plus performant, il est habituellement fabriqué avant le

transistor pnp. Il « subit » donc les étapes du transistor pnp pouvant causer une
dégradation de ses performances. Néanmoins, elles restent habituellement supérieures
à celles du transistor pnp. Des tests ont ainsi été effectués dans notre étude afin de
vérifier que le transistor npn n’était pas trop impacté par la fabrication du pnp.
- Afin de réduire le nombre de masques de photolithographie et ainsi le coût de la

technologie, il est intéressant de partager un certain nombre d’opérations entre la
fabrication des transistors de type npn et pnp. Par exemple, dans [Heinemann04], le
polysilicium de l’émetteur du transistor npn est aussi utilisé pour la base extrinsèque
du transistor pnp.
- Du fait de la succession des dépôts des couches composant le transistor pnp et des
étapes de gravure, des espaceurs « parasites » peuvent se former sur les transistors
npn. Ceux-ci risquent de se détacher du transistor et de contaminer la plaque. Par
l’utilisation d’une topologie adaptée (en limitant le relief du transistor npn), les
risques de contamination sont réduits.
- Une autre difficulté vient également de la mise au point des procédés de gravure.
D’une part, certains types de gravure diffèrent selon le type de dopage de la couche et
doivent être adaptés à chaque type de transistor. D’autre part, l’enchaînement des
étapes de fabrication des deux transistors peut engendrer des empilements de couches
de forte épaisseur qui nécessitent de mettre au point des conditions de gravure
adéquates.
- L’intégration du transistor pnp dans la technologie BiCMOS SiGe 0.13µm sur SOI
mince [Boissonet06] impose un recuit final d’activation des dopants à 1113°C. Cette
température, supérieure au 1080°C utilisé précédemment, est susceptible d’accroître la
diffusion des dopants dans les transistors et de dégrader leurs performances
notamment du fait de l’élargissement de la base neutre.
- 210 -
V.B.2) Procédé de fabrication

Les principales étapes de fabrication des transistors npn et pnp du procédé BiCMOS
SOI complémentaire que nous avons développé sont présentées ci-après. Elles sont le
résultat d’un compromis entre le nombre de masques de photolithographie
nécessaires, la complexité du procédé de fabrication et l’impact des opérations
propres au transistor pnp sur le transistor npn.
Les premières étapes de la route du procédé BiCMOS complémentaire sont
spécifiques au transistor MOS. Elles concernent notamment le dépôt de la grille des
transistors. Dans ce procédé, la grille n’est pas gravée avant la fabrication des
transistors bipolaires afin d’éviter le risque de formation d’espaceurs parasites.
V.B.2.1) Module npn
- La fabrication des transistors bipolaires débute par l’ouverture de la zone active du

transistor npn dans le polysilicium de grille des transistors MOS. Le collecteur est
implanté phosphore et les couches de TEOS piédestal et de polysilicium de base
extrinsèque sont déposées. La base extrinsèque est ensuite implantée bore :
zone active du npn Polysilicium de grille des transistors MOS
Fig V.1) Ouverture de la zone active du transistor npn, implantation du collecteur, dépôt du TEOS et de
la base extrinsèque implantée bore
- Le diélectrique interpoly est ensuite déposé, la fenêtre émetteur est ouverte, et la

base intrinsèque est formée par épitaxie sélective, après protection des flancs du
polybase par des espaceurs en nitrure :
nitrure
Fig V.2) Dépôt diélectrique interpoly, ouverture de la fenêtre émetteur et épitaxie sélective de la base
- Les espaceurs internes sont ensuite formés et le polysilicium de l’émetteur est

déposé puis gravé :
Fig V.3) Formation des espaceurs internes, dépôt du polyémetteur et gravure
- 211 -
Le module npn se termine par la gravure sèche du polybase et humide de l’oxyde
piédestal, qui expose de nouveau le polysilicium de grille. Cet enchaînement, dans
lequel le polybase est gravé après le polyémetteur, est différent de celui utilisé pour le
développement du transistor pnp (cf. II.C.1). Il permet de réduire les risques de
formation d’espaceurs parasites lors de la gravure du polyémetteur.
Fig V.4) Gravure de la base extrinsèque et de l’oxyde piédestal, concluant le module npn
V.B.2.2) Module pnp
Les étapes de fabrication du transistor pnp suivent le même enchaînement que dans la
technologie décrite au chapitre II :
- Le polysilicium de grille est gravé afin de dégager la zone active, suivi d’une
implantation de bore pour former le collecteur. Vient ensuite le dépôt du TEOS et du
polysilicium de la base extrinsèque. Celle-ci est dopée par une implantation d’arsenic.
Puis, le polybase est gravé de manière à minimiser la hauteur de l’empilement des
couches sur le transistor npn. Cette gravure s’arrête sur le TEOS piédestal, qui
continue à protéger le transistor npn pendant la suite du procédé :
zone active du pnp
Fig V.5) Ouverture de la zone active du pnp dans le polygrille, implantation bore du collecteur, dépôts
TEOS et polybase implanté arsenic, gravure du polybase
- Le diélectrique interpoly est ensuite déposé, la fenêtre émetteur est ouverte et la base
intrinsèque est déposée par épitaxie sélective après formation des espaceurs de flanc :
Fig V.6) Dépôt du diélectrique interpoly, ouverture de la fenêtre émetteur, dépôt de la base intrinsèque
- 212 -
- Les espaceurs internes sont ensuite formés et le polyémetteur est déposé puis gravé :
Fig V.7) Formation des espaceurs internes, dépôt et gravure du polyémetteur
- Une dernière étape de gravure humide permet d’enlever les couches d’oxyde
restantes sur les deux transistors :
npn pnp
Fig V.8) Etape finale de gravure humide du module pnp
Les étapes suivantes sont spécifiques au procédé CMOS. Le polysilicium de grille est
gravé puis les drains/sources des transistors n-MOS et p-MOS sont formés par
implantations. Celles-ci sont alignées sur les bords de la base extrinsèque pour former
les zones de contact collecteurs n+ et p+ des transistors npn et pnp respectivement. Le
recuit d’activation à 1113°C est ensuite réalisé, suivi par la siliciuration cobalt et la
formation des contacts. Le back-end est identique au procédé de fabrication des
transistors pnp seuls.
- 213 -
V.B.2.3) Résumé des étapes de fabrication
Le procédé de fabrication de la technologie BiCMOS SiGeC complémentaire sur SOI

mince et l’intégration des modules npn et pnp dans les étapes propres aux transistors
MOS sont résumés sur la figure suivante :
Procédé CMOS • Opening

Ouvertureofdes
pnprégions
regionsnpn
+ collector implantcollecteur
+ implantation ( mask #(masque
1) # 1)
• Dépôt
Base poly deposition
du polybase + structuring
et dépôt (mask #interpoly
du diélectrique 2)
•• Shallow
Isolation trench
par STIisolation •• Interpoly
Ouverture dielectric
Emitter window deposition
opening
de la fenêtre (masknpn
émetteur #(masque
3) # 2)
Module
•well
NFormation
formation
and P des caissons n et p • Dépôt
Selective
de la
SiGeC
base base
SiGeC par épitaxie sélective
Module npn
Formation de l’oxyde de grille
oxidation
•Gate • Formation
Inside des formation
espaceurs internes
deposition
poly
•Gate
Dépôt du polysilicium de grille • Dépôt dupoly
polyémetteur
deposition et
+ gravure
structuring
(masque
(mask##3)4)
• Gravure du polybase (masque # 4)
• Gravure
Gate poly
dustructuring
polysilicium de grille • Opening
Ouvertureofdes
pnprégions
regionspnp
+ collector implantcollecteur
+ implantation ( mask #(masque
1) # 5)
• Implantation
LDD implantation
LDD • Base poly deposition + structuring ( mask # 2)
Dépôt du polybase et gravure (masque # 6)
• Formation des
of gate
espaceurs
spacersde grille
• Dépôt
Interpoly
du dielectric
diélectrique
deposition
interpoly
• Implantation
S/D implantation
S/D • Emitter window opening (mask #(masque
Ouverture de la fenêtre émetteur 3) # 7)
• Recuit
Spike annealing
spike • Dépôt
Selective
de la
SiGeC
base base
SiGeCdeposition
par épitaxie sélective
Module pnp
• Siliciuration
Co salicidation
cobalt • Formation
Inside spacer
des formation
espaceurs internes
• Métallisation
Contacts + Cu des contacts + Cu • Dépôt
Emitterdu
poly
polyémetteur
deposition et
+ gravure
structuring
(masque
(mask##8)4)
Fig V.9) Principales étapes de fabrication de la technologie BiCMOS SiGeC complémentaire sur SOI
mince
Quatre masques de photolithographie spécifiques étant nécessaires pour chaque type

de transistor bipolaire, cette technologie requiert huit masques supplémentaires au
procédé de fabrication des transistors MOS.
Avec ces huit masques, il est possible de fabriquer simultanément des transistors
haute vitesse (HS) et haute tension (HV) de chaque type. En effet, en ajoutant à
l’implantation collecteur des transistors HV les implantations utilisées pour les
caissons n et p des transistors MOS, on forme les collecteurs fortement dopés des
transistors HS npn et pnp respectivement.
Dans le cas des transistors pnp, la formation du caisson p nécessite quatre
implantations de bore qui ajoutent une dose totale de ~1.2.1013at/cm2 à une énergie de
25 keV.
- 214 -
V.B.2.4) Caractérisation physique
De nombreuses observations microscopiques ont été effectuées en cours de

fabrication, afin de contrôler la topologie des transistors et l’impact des étapes du
transistor pnp sur le transistor npn.
La figure suivante présente des observations SEM en vue de dessus des deux types de
transistors en cours de fabrication après le dépôt et la gravure du polyémetteur des
transistors pnp :
npn pnp
espaceurs parasites Polybase
Polyémetteur
Fig V.10) Observations SEM en vue de dessus de transistors npn (à gauche) et pnp (à droite) après
gravure du polyémetteur du transistor pnp
Ces observations mettent en évidence la présence d’espaceurs parasites sur les bords
de l’émetteur du transistor npn du fait du dépôt des couches constituant le transistor
pnp. Cependant, ils n’ont pas perturbé le fonctionnement des transistors.
La figure suivante présente les mêmes transistors cette fois-ci vus en coupe :
npn pnp
Fig V.11) Observations SEM en coupe de transistors npn (à gauche) et pnp (à droite) après gravure du
polyémetteur du transistor pnp
Les deux transistors présentent une topologie bien définie, témoignant d’un bon
déroulement des étapes de gravure. On constate par ailleurs une différence d’épaisseur
du polyémetteur. Celui-ci est plus épais pour le transistor pnp, utilisant le procédé de
dépôt à 690°C.
- 215 -
V.B.3) Profils de base utilisés et résultats électriques
V.B.3.1) Profils de bases
Le développement de cette technologie BiCMOS complémentaire a commencé durant

la seconde année de la thèse, date à laquelle les meilleurs transistors obtenus
utilisaient un profil constant de germanium optimisé (cf. IV.B.1).
Ce développement ayant été interrompu prématurément à la suite de décisions
stratégiques internes, les résultats présentés ci-dessous concernent un lot utilisant ce
type de profil.
Plusieurs variantes de dopage des collecteurs et de profils de bases ont été étudiées sur
ce lot. Les variations des paramètres électriques étant faibles entre les différentes
conditions de fabrication, nous présenterons par la suite les résultats pour une seule
d’entre elles.
La figure suivante présente les profils utilisés pour les transistors npn et pnp :
npn [Ge] (20%) pnp
[Ge] (15%)
4 nm 16 nm
10% [B] 7.1019at/cm3 [P] 2.1019at/cm3
Si Si
[C] 8.1019at/cm3 [C] 8.1019at/cm3
25 nm 35 nm 15 nm 70nm
Fig V.12) Profils de base utilisés pour les transistors npn et pnp de la technologie BiCMOS
complémentaire
- Le réglage du transistor npn résulte des optimisations réalisées dans [Avenier06]. La

base est constituée d’un profil de germanium en deux marches à 10 et 20% sur 35 nm
d’épaisseur, et dopée bore à 7.1019at/cm3 sur 4 nm.
- Le transistor pnp utilise le profil constant de Ge à 15% sur 70 nm. Le phosphore est
incorporé sur une épaisseur de 16 nm, à une concentration de 2.1019at/cm2. L’émetteur
est fabriqué avec le procédé haute température. La base extrinsèque est implantée As
à 2.1015 at/cm2.
Les collecteurs des dispositifs haute tension sont faiblement dopés et utilisent des
doses d’implantation de 2.2.1012 et 4.1012 at/cm2, respectivement pour le phosphore et
le bore des transistors npn et pnp.
En ajoutant les implantations des caissons n et p, cela donne pour les transistors haute
vitesse des doses de ~1.4.1013 et ~1.6.1013 at/cm2 pour les transistors npn et pnp.
- 216 -
V.B.3.2) Caractéristiques électriques
La figure suivante résume les principales caractéristiques électriques et les conditions

de mesures des transistors npn et pnp, haute vitesse et haute tension :
HS HV
Conditions
(CBEBC) (CBEBC)
npn Gain 194 190 VBE = 0.75V, VCB = 0V
BVCEO [V] 2.3 5.5 VBE = 0.7V, IB = 0A
BVCBO [V] 8.4 10
fT [GHz] 70 34 VCB = 0.5V
fmax [GHz] 140 140 VCB = 0.5V
pnp Gain 170 140 VEB = 0.75V, VBC = 0V
BVCEO [V] 2.9 6.7 VEB = 0.7V, IB = 0A
BVCBO [V] 6.8 10.8
fT [GHz] 39 17 VBC = 0.5V
fmax [GHz] 74 44 VBC = 0.5V
Fig V.13) Principaux paramètres électriques obtenus sur les transistors HS et HV de type npn et pnp
intégrés dans la technologie BiCMOS complémentaire sur SOI mince
Les paramètres statiques des transistors npn et pnp haute vitesse et haute tension de la
technologie BiCMOS complémentaires sont proches, à la fois pour les gains en
courant (194/170, 190/140) et pour les tensions de claquage.
Les transistors npn présentent des performances dynamiques supérieures à celles des
transistors pnp, à la fois pour les dispositifs haute vitesse (fT : 70/39 GHz - fmax :
140/74 GHz) et haute tension (fT : 34/17 GHz - fmax : 140/44 GHz).
Ceci est dû d’une part aux limitations intrinsèques du transistor pnp, en particulier la
moindre mobilité des trous vis-à-vis des électrons. D’autre part, les transistors npn
possèdent une base plus fine que celle des transistors pnp, grâce à l’action conjuguée
du carbone et du germanium qui limite la diffusion du bore.
En épaississant la couche dopée bore dans la base des transistors npn, il est
envisageable de réduire les performances dynamiques pour égaler celles des
transistors pnp.
- 217 -
La figure suivante présente les courbes de Gummel obtenues sur les transistors
pnp HS et HV de dimensions AE=3 x (0.15x1.29) µm2 :
1.E-02 250
2
AE = 3 x (0.15x1.29) µm IC
1.E-03
VCB = 0V
1.E-04 HS β 200
HV
1.E-05 IB
(A) 1.E-06
150
ICIC, ,IBIB(A)
1.E-07
β
1.E-08
100
1.E-09
1.E-10
1.E-11 50
1.E-12
1.E-13 0
0.1 0.3 0.5 0.7 0.9 1.1
VEB (V)
Fig V.14) Courbes de Gummel et gain en courant des transistors pnp HS et HV intégrés dans la
technologie BiCMOS complémentaire sur SOI mince
Les courants sont bien idéaux sur une large gamme de polarisation VEB, confirmant la
robustesse de l’architecture des transistors pnp intégrés dans la technologie BiCMOS
complémentaire. On remarque à forte injection, une divergence des courants de base
et collecteur entre les dispositifs HS et HV. Ceci est dû à l’effet de quasi-saturation,
plus important pour les transistors HV dont la résistance collecteur est plus forte, qui
tend à diminuer la croissance du courant collecteur et à augmenter celle du courant de
base.
La figure suivante présente l’évolution de fT et fmax pour les transistors HS et HV de

type pnp de dimensions AE=3 x (0.15x1.29) µm2 :
60
AE=3 x (0.15x1.29) µm2
fmax
VBC=0.5V
50
HS
40
(GHz)
max (GHz)
30 fT
ffTT,,ffmax
fmax
20
HV
10
fT
0
1.E-05 1.E-04 1.E-03 1.E-02
IC (A)
|Ic| (A)
Fig V.15) Evolution de fT et fmax un fonction de IC pour les transistors HS et HV de type pnp intégrés
dans la technologie BiCMOS complémentaire sur SOI mince
- 218 -
Les pics de fT et fmax sont atteints pour un courant collecteur de l’ordre de 9.10-4 A
pour les transistors HS et de l’ordre de 2.10-4 A pour les transistors HV. La hausse du
du dopage collecteur a permis de réduire la résistance collecteur et de retarder
l’apparition de l’effet Kirk responsable de la chute des fréquences de coupure.
Le tableau de la figure suivante compare les résultats des transistors pnp HS intégrés
dans la technologie BiCMOS complémentaire avec ceux d’un transistor développé au
chapitre IV dans la technologie utilisant uniquement des transistors de type pnp. Leurs
paramètres technologiques sont identiques, à l’exception des dopages de base et
collecteur qui diffèrent sensiblement : l’épaisseur de base dopée phosphore mesure 16
nm contre 14 nm pour le transistor pnp de la technologie BiCMOS complémentaire et
le collecteur est implanté à une dose de 1.4.1013 at/cm2 contre 1.6.1013 at/cm2.
pnp « complémentaire » pnp seul

β 170 166
BVCB0 (V) 6.8 6.8
BVCE0 (V) 2.9 3
fT (GHz) 39 37
fmax (GHz) 74 69
Fig V.16) Paramètres électriques d’un transistor pnp HS de la technologie BiCMOS complémentaire et
d’un transistor pnp de la technologie BiCMOS du chapitre IV
Tous les paramètres électriques, statiques et dynamiques, sont très proches entre les
deux transistors.
De même, nous avons comparé les performances des transistors pnp HV de la
technologie BiCMOS complémentaire avec un transistor développé au chapitre IV. Ils
possèdent les mêmes profils émetteur/base mis à part le dopage phosphore de la base,
également incorporé sur une épaisseur de 14 nm contre 16 nm pour le transistor de la
technologie BiCMOS complémentaire :
pnp « complémentaire » pnp seul

β 140 145
BVCB0 (V) 10.8 10.8
BVCE0 (V) 6.7 4.6
fT (GHz) 17 19
fmax (GHz) 44 48
Fig V.17) Paramètres électriques d’un transistor pnp HV de la technologie BiCMOS complémentaire et
d’un transistor pnp de la technologie BiCMOS du chapitre IV
A nouveau, les paramètres électriques sont très proches. Seule la tension de claquage
BVCEO est légèrement supérieure dans le cas du transistor de la technologie
complémentaire. En effet, pour ces niveaux de dopage, le transistor se trouve au
niveau de la transition entre le régime classique et le régime déplété (cf. III.C.1). Le
transistor de la technologie complémentaire ayant un dopage de base sensiblement
plus élevé, la zone de charge d’espace base/collecteur est plus étendue latéralement et
la tension de claquage BVCEO augmente rapidement.
- 219 -
La figure suivante rassemble les résultats obtenus sur les transistors pnp intégrés à la
technologie complémentaire avec ceux des transistors étudiés dans la
partie IV.B.1.4) :
.
90
AE=5 x (0.15 x 1.17) μm2
80
70
pnp HS
(GHz)
fmax[GHz]
60
fmax
50
pnp HV
f Tf,Tf,max
40
30
20
10 fT
0
2 3 4 5 6 7 8 9 10
BV
BVCEO [V]
CEO (V)
Fig V.18) Comparaison des performances des transistors pnp HS et HV de la technologie BiCMOS
complémentaire avec celles des transistors développés au chapitre IV
D’après ces résultats, l’intégration du transistor pnp avec le transistor npn dans la
technologie BiCMOS complémentaire, couplée à l’utilisation d’un plus fort recuit
d’activation à 1113°C au lieu de 1080°C, ne dégrade pas les performances des
transistors pnp HS et HV.
V.B.3.3) Conclusion
Finalement, nous avons présenté l’intégration réussie du transistor pnp Si/SiGeC dans
une technologie BiCMOS complémentaire 0.13µm sur SOI mince, jamais démontrée
auparavant.
Nous avons obtenu de bons résultats dès le premier lot, sans dégrader les
performances par rapport aux transistors développés au chapitre IV.
Enfin, il est à rappeler que les transistors pnp utilisés pour la technologie BiCMOS
complémentaire sur SOI mince n’étaient pas totalement optimisés. L’introduction des
transistors pnp les plus rapides (cf. IV.B.4.1.4) dans la technologie complémentaire
laisse envisager l’obtention de bien meilleures performances dynamiques des
transistors HS.
- 220 -
V.C) Intégration du transistor pnp SiGeC dans une

technologie sur substrat massif
Au cours de ce travail, nous avons également considéré l’adaptation de l’architecture
choisie pour le transistor pnp Si/SiGeC sur substrat SOI mince à une utilisation sur
substrat massif, afin d’évaluer la possibilité de développer une technologie BiCMOS
complémentaire sur substrat massif, moins onéreuse que sur SOI mince.
L’essentiel de notre travail ayant été focalisé sur les transistors sur SOI mince, un lot
unique de transistors a été fabriqué, utilisant des profils de base non optimisés. Le
principal but de cette étude n’était donc pas d’atteindre les meilleures performances,
mais de démontrer la faisabilité du transfert de l’architecture entre les deux types de
substrats.
V.C.1) Adaptation de l’architecture à un substrat massif

Nous avons conservé l’architecture émetteur/base et la géométrie de type CBEBC des
transistors décrits précédemment. Les modifications apportées concernent le
collecteur et son isolation électrique.
- Le passage à un substrat massif autorisait une construction différente du collecteur.

En effet, une couche enterrée surmontée d’une épitaxie est habituellement utilisée
pour les transistors bipolaires sur substrat massif. Dans notre cas, nous avons choisi de
conserver un collecteur tout implanté, potentiellement moins performant, mais qui
possède l’avantage de simplifier le procédé de fabrication et de le rendre moins
coûteux en limitant les masques de photolithographie.
- De plus, sans la couche d’oxyde du substrat SOI, il est devenu nécessaire d’isoler
électriquement le collecteur des transistors pnp du substrat massif (faiblement dopé de
type p).
Cette isolation a été réalisée en utilisant une d’implantation de type n à haute énergie
(n-iso), disponible dans le procédé CMOS 0.13µm. Elle a été contactée par une série
d’implantations de type n, permettant de contrôler sa polarisation.
Le schéma de la figure suivante présente l’architecture des transistors pnp SiGe ainsi
réalisés, adaptée au substrat massif :
- 221 -
E
B B
C C Contact n-ISO
p+ S/D n+ S/D
Collecteur implanté p Puits n
Couche d’isolation n-iso
Substrat (type p)
Fig V.19) Architecture du transistor pnp Si/SiGeC adaptée au substrat massif
V.C.2) Procédé de fabrication et profils utilisés
V.C.2.1) Modifications du procédé de fabrication
La grande majorité des étapes de fabrication sont communes aux procédés pnp SiGeC
sur substrats SOI et massif. Néanmoins, le changement de substrat a entraîné quelques
modifications :
- Les étapes de métrologie (mesures des épaisseurs par ellipsométrie,…). Etant

sensibles au type de substrat, il a fallu les adapter pour les rendre compatibles avec le
substrat massif.
- L’introduction de l’implantation de la couche n-iso. Pour ces essais, elle a lieu au

début du procédé de fabrication et est réalisée par une implantation pleine plaque et
forte dose (6.1013at/cm2) de phosphore à très haute énergie (1MeV). Ces conditions
correspondent à celles utilisées pour l’isolation des transistors n-MOS. Pour un
procédé BiCMOS, l’implantation n-iso serait localisée uniquement sous le transistor
pnp (et le transistor n-MOS).
Une série d’implantations utilisées pour former les caissons n des transistors p-MOS
et l’implantation utilisée pour le dopage source/drain des transistors n-MOS
permettent de contacter la couche n-iso dans la zone habituellement utilisée pour
relier le substrat.
- L’implantation du collecteur. Sans la couche d’oxyde des substrats SOI mince, il est
possible d’implanter plus profondément le bore du collecteur pour optimiser le
compromis entre la capacité de jonction base/collecteur et la résistance collecteur.
- 222 -
V.C.2.2) Profils émetteur/base/collecteur
L’unique lot d’étude de ce procédé ayant été lancé durant la seconde année de la
thèse, les transistors étudiés utilisent un profil de germanium constant optimisé et un
émetteur déposé à 690°C correspondant à celui des transistors de la partie IV.B.1.4).
Ils diffèrent uniquement par le dopage phosphore de la base, incorporé sur une
épaisseur de 14 nm au lieu de 16 nm.
La figure suivante résume les profils de référence utilisés pour les transistors pnp sur
substrat massif :
[Ge] (15%)
14 nm
[P] 2.1019at/cm3
60 nm
émetteur
Si
[C] 8.1019at/cm3
15 nm 70nm
Fig V.20) Profil de base utilisé pour les transistors pnp sur substrat massif
La majorité des variations effectuées sur les plaques du lot avait pour but de régler
l’implantation du collecteur. D’après des résultats de simulations cherchant à obtenir
le meilleur compromis entre la résistance collecteur et la capacité base/collecteur, une
énergie d’implantation plus forte à 100keV au lieu de 25keV sur SOI mince a été
choisie pour des doses de bore variant de 2.1013 à 1.5.1014at/cm2. Certaines plaques
ont néanmoins conservé les conditions d’implantation du SOI mince à titre de
comparaison.
La figure suivante présente les profils de dopants extraits de simulations pour
différentes énergies d’implantation du bore du collecteur de 25 à 250 keV :
1020
1019 [B]
Eimplant
n-iso
18
10
[P]
1017
1016
0 0.5 1 1.5
Profondeur (µm)
Fig V.21) Profils de dopants pour différentes énergies d’implantation Eimplant du bore du collecteur de
25 à 250 keV extraits de simulations
- 223 -
On constate le décalage du pic de concentration du bore vers une profondeur plus
importante, ainsi que son élargissement à mesure que l’énergie d’implantation
augmente. L’énergie d’implantation à 100keV est apparue comme la plus intéressante
car elle permet d’optimiser l’isolation du collecteur par la couche n-iso (il est
nécessaire que les dopants bore et phosphore se croisent à une concentration
suffisante pour que l’isolation soit efficace) et d’obtenir un profil de bore large dont le
pic est éloigné de la base pour améliorer le compromis CjC/RC, tout en conservant une
concentration suffisante à la jonction base/collecteur.
V.C.2.3) Caractérisation physique
La figure suivante présente des analyses SIMS réalisées en fin de fabrication pour
deux doses d’implantation bore du collecteur à 2.1013 et 1014at/cm2 (100keV) :
1.E+20
[C]
1.E+19
[B] [P] n-iso
1.E+18
1.E+17
1.E+16
1.E+15
1.E+14
0.0E+00 5.0E+03 1.0E+04 1.5E+04 2.0E+04 2.5E+04
Profondeur (A)
Fig V.22) Profils SIMS de transistors pnp sur substrat massif en fin de fabrication pour deux doses
d’implantation collecteur à 2.1013 et 1014at/cm2 / 100 keV.
Les pics des deux profils de bore du collecteur sont situés à une profondeur de ~0.5
µm. Pour la dose à 1014 at/cm2, les profils de dopants phosphore et bore se croisent à
5.1016 at/cm3 à la jonction base/collecteur contre ~1016at/cm3 pour la dose à 2.1013
at/cm2.
On distingue clairement les profils de phosphore constituant la couche n-iso, dont le
pic de concentration est situé à une profondeur de 1.5 µm.
- 224 -
La figure suivante présente une vue TEM en coupe d’un transistor pnp sur substrat
massif en fin de fabrication :
Fig V.23) Vue TEM en coupe d’un transistor pnp sur substrat massif en fin de fabrication
Le transistor possède une topologie bien définie, identique à celle des transistors sur
SOI mince.
V.C.3) Résultats électriques et discussion
V.C.3.1) Caractéristiques statiques
La figure suivante présente le boxplot de la tension de claquage BVCBO pour toutes les
plaques du lot :
6V
1.2.1013cm-2 / 25keV 100keV
(↔SOI)
1.5.1014cm-2
7V
1014cm-2
BVCBO (V)
8V
5.1013cm-2
NC
9V
2.1013cm-2
10 V
N° plaque
Fig V.24) Boxplot de la tension de claquage BVCBO des transistors pnp sur substrat massif en fonction
des conditions d’implantation du collecteur
- 225 -
On distingue clairement l’influence des conditions d’implantation du collecteur sur la
tension de claquage BVCBO, qui diminue de ~9.6 à 6.8V à mesure que la dose de bore
augmente.
Comme attendu, la tension de claquage obtenue à dose équivalente est plus élevée
pour une énergie d’implantation de 100keV que pour 25keV, témoignant de la
moindre concentration en bore à la jonction base/collecteur.
Ainsi, une dose comprise entre 1014 et 1.5.1014 at/cm2 est nécessaire pour retrouver
une tension de claquage similaire à l’implantation utilisée sur les dispositifs sur SOI
mince à 1.2.1013at/cm2 / 25keV.
Le tableau de la figure suivante présente les principaux paramètres statiques des

transistors sur substrat massif utilisant des dopages collecteur à une dose de bore de
1.5.1014at/cm2 / 100keV et 1.2.1013at/cm2 / 25 keV. Ils sont comparés avec ceux d’un
transistor sur SOI mince, possédant les mêmes profils émetteur/base et un dopage
collecteur à 1.4.1013at/cm2 / 25keV:
Substrat massif SOI mince

2
Dose (at/cm )/ énergie (keV) 1.2.10 / 25 1.5.10 / 100 1.4.1013 / 25
13 14
β 112 127 166

BVEB0 (V) 3.8 3.7 3.6
BVCB0 (V) 7 6.8 6.8
BVCE0 (V) ~3 3.1 3.0
VAF (V) 14.9 14.8 16
Fig V.25) Principaux paramètres statiques obtenus sur les transistors pnp sur substrat massif et sur SOI
mince pour un même profil émetteur/base et des conditions de dopages collecteur différentes
Les trois composants possèdent des performances statiques similaires. Seul le gain en
courant diffère sensiblement et est plus élevé pour le transistor sur SOI mince.
La figure suivante présente les courbes de Gummel obtenues avec les transistors sur
substrat massif (1.5.1014at/cm2 / 100keV) et sur SOI mince (1.4.1013at/cm2 / 25keV) :
1.E-01
AE=5 x (0.15 x 1.17) μm2
1.E-02
1.E-03
1.E-04
1.E-05
IC, IB (A)
1.E-06
1.E-07
1.E-08
1.E-09
1.E-10
Substrat massif
1.E-11
SOI mince
1.E-12
1.E-13
0 0.2 0.4 0.6 0.8 1 1.2
VEB (V)
Fig V.26) Courbes de Gummel de transistors pnp sur substrat massif et sur SOI mince
- 226 -
Les courants sont idéaux sur une large gamme de polarisation émetteur/base. Les
courants collecteur sont confondus et le courant de base est sensiblement supérieur
pour le dispositif sur substrat massif à faible injection, puis inférieur à forte injection.
Les qualités de l’architecture n’ont donc pas été dégradées lors de son transfert sur
substrat massif.
V.C.3.2) Résultats dynamiques
Le tableau de la figure suivante résume les performances dynamiques des transistors

précédents :
Substrat massif SOI mince

2
Dose (at/cm )/ énergie (keV) 1.2.10 / 25 1.5.10 / 100 1.4.1013 / 25
13 14
fT (GHz) 48 48 37
fmax (GHz) 73 72 69
Fig V.27) Caractéristiques dynamiques des transistors pnp sur substrat massif et sur SOI mince pour un
même profil émetteur/base et des conditions de dopages collecteur différentes
Les résultats obtenus sont très proches entre les dispositifs sur substrat massif pour les
deux conditions de dopage du collecteur. Ils possèdent une même fréquence de
transition à 48GHz, supérieure à celle du transistor sur SOI mince qui atteint 37GHz.
Les fréquences maximales d’oscillation atteignent 73 et 72GHz pour les transistors
sur substrat massif, contre 69GHz pour le transistor sur SOI mince.
La figure suivante présente l’évolution de la fréquence de transition en fonction du
courant collecteur pour les trois dispositifs précédents :
60
Massif 25keV
Subs Massif 1.51014
50 Massif
Massif ~SOI 100keV
SOI
SOI
40
(GHz)
T (GHz)
30
ffT
20
10
0
1.0E-04 1.0E-03 1.0E-02
IC (A)
Fig V.28) Evolution de fT en fonction du courant collecteur pour les précédents transistors pnp sur
substrat massif et sur SOI mince
On constate le décalage du pic de fT vers de plus forts courants collecteur entre le

transistor sur SOI mince et les transistors sur substrat massif. Les meilleures
performances dynamiques des transistors sur substrat massif ont été atteintes grâce à
leur collecteur, moins résistif que sur SOI mince, qui permet d’améliorer le
compromis CjC/RC et de retarder l’effet Kirk responsable de la chute de fT.
- 227 -
V.C.3.3) Conclusion
Ces premiers résultats ont permis de démontrer la faisabilité du transfert de

l’architecture du substrat SOI mince à un substrat massif, sans dégrader les
performances des composants.
Par un réglage plus fin de l’implantation du collecteur pour optimiser le compromis
CjC / RC et en utilisant des profils émetteur/base optimisés, les caractéristiques
électriques peuvent être grandement améliorées. Des performances au moins
supérieures à celles atteintes sur SOI mince (fT =75GHz, fmax=135GHz) sont donc
envisageables.
Finalement, le développement d’une technologie BiCMOS complémentaire

performante sur substrat massif est rendu possible, ouvrant la voie à davantage
d’applications.
- 228 -
V.D) Conclusion
Ce dernier chapitre a permis de confirmer les

performances des transistors pnp sur SOI mince développés
dans le chapitre IV, dans le cas de deux applications :
- Nous avons démontré l’intégration réussie du transistor pnp

dans une technologie BiCMOS complémentaire 0.13µm sur SOI
mince, jamais réalisée auparavant.
Les transistors pnp et npn intégrés dans la technologie
complémentaire conservent les mêmes bonnes performances que
lors de leur développement séparé, malgré l’utilisation d’un plus
fort budget thermique.
Ils possèdent des caractéristiques électriques statiques similaires
et les performances dynamiques restent toutefois à l’avantage du
transistor npn du fait des limitations intrinsèques du transistor
pnp.
- Avec peu de modifications du procédé de fabrication, nous

avons adapté l’architecture à un substrat massif avec succès. Des
performances statiques équivalentes au transistor sur SOI mince
ont été atteintes et sans les limitations imposées par le SOI
mince, les performances dynamiques ont été accrues. Cela laisse
d’envisager le développement d’une technologie BiCMOS
complémentaire sur substrat massif performante.
Dans ces deux cas, l’utilisation de profils émetteur/base

totalement optimisés pour le transistor pnp permettrait
d’atteindre des performances similaires au meilleur transistor sur
SOI mince (fT=75GHz, fmax=135GHz), voire supérieures dans le
cas des transistors sur substrat massif, ouvrant la voie à un plus
vaste domaine d’applications.
- 229 -
- 230 -
Conclusion générale
Ce travail de thèse réalisé au sein du groupe de R&D « bipolaires avancés » à

STMicroelectronics avait pour but le développement et l’étude de transistors de type
pnp Si/SiGeC performants sur substrats SOI minces. Il s’inscrit dans la continuité
d’un autre travail de thèse consacré aux transistors npn, afin d’intégrer finalement les
deux types de composants dans une technologie BiCMOS SiGeC complémentaire sur
SOI mince.
L’étude du fonctionnement du transistor pnp Si/SiGeC a mis en évidence ses

limitations intrinsèques face au transistor npn liées à la plus faible mobilité des trous
vis-à-vis de celle des électrons et à la formation de barrières de potentiel aux
hétérojonctions Si/SiGe, potentiellement préjudiciables aux performances du
transistor pnp. A l’aide d’un travail bibliographique, nous avons distingué les
principaux travaux déjà publiés sur les transistors pnp performants.
Le choix d’une architecture auto-alignée utilisant une épitaxie sélective de la base

intrinsèque nous est apparu le plus intéressant pour le développement des transistors
pnp sur SOI mince. Egalement utilisée pour les transistors npn sur SOI mince
développés à STMicroelectronics, cette architecture offre de nombreux avantages sur
les précédentes générations. L’auto-alignement rendu possible par l’épitaxie sélective
de la base, jamais utilisée auparavant pour des transistors pnp, limite les risques de
désalignement et renforce les performances.
L’utilisation d’un substrat SOI mince, bénéfique aux composants MOS et passifs, a
nécessité d’adapter l’architecture du transistor afin de prendre en compte les
contraintes imposées par l’oxyde enterré. Les tranchées peu profondes sont
supprimées et le collecteur est formé dans une zone active unique par une
implantation de bore.
Après avoir résolu plusieurs problèmes de fabrication liés au changement du type de
dopants dans les différentes couches et grâce à l’utilisation du carbone dans la base,
nous avons obtenu des transistors présentant une bonne topologie et des profils de
dopants émetteur/base abrupts. Nous avons ainsi démontré pour la première fois la
faisabilité d’une base SiGeC étroite, dopée phosphore par épitaxie sélective.
Grâce aux nombreuses simulations réalisées, nous avons décrit en détail le

fonctionnement particulier du transistor lié au substrat SOI mince, avec la transition
du régime classique à un régime déplété pour les faibles dopages collecteur.
En étudiant la structure de bandes aux deux hétérojonctions Si/SiGe dans le cas de
transitions abruptes, l’influence cruciale de la position des hétérojonctions par rapport
aux jonctions métallurgiques sur les performances du transistor pnp a été démontrée.
A l’aide d’un réglage précis des profils de germanium et de dopants afin d’écarter les
barrières parasites de la base neutre, nous avons pu réduire considérablement leur
effet.
Les performances des premiers transistors fabriqués furent dégradées par les barrières
parasites. En élargissant le profil constant de germanium aux deux jonctions et en
- 231 -
rapprochant le bore de l’émetteur de la base, l’influence des barrières a été évitée et
les transistors rapides ont atteint de bonnes performances illustrées par : fT=60GHz,
fmax=85GHz, BVCEO=2.6V, VAF=7V. Ces performances sont néanmoins pénalisées par
une faible tension d’Early.
En associant les premières optimisations consistant à passer d’un profil de germanium
constant à 15% à un profil en deux marches de concentration croissante de 15 à 20%
de l’émetteur vers le collecteur, à utiliser un dopage de base plus élevé et à augmenter
la dose d’implantation As de la base extrinsèque de 2 à 4.1012 at/cm2, nous avons
fortement augmenté la tension d’Early et les transistors rapides atteignent : fT=45GHz,
fmax=94GHz, BVCEO=2.6V et VAF=95V.
Grâce à une seconde série d’optimisation (procédé de dépôt de l’émetteur à faible
température, augmentation de l’énergie d’implantation du collecteur) et à l’utilisation
de profils plus agressifs, nous avons obtenu des performances remarquables, en dépit
des limitations apportées par le substrat SOI mince et de l’utilisation d’un profil de
germanium sans transitions graduelles. Les transistors correspondant au meilleur
procédé haute-vitesse atteignent des performances à l’état de l’art illustrées par :
fT=75GHz, fmax=135GHz, BVCEO=2.2V et VAF=45V. La fréquence maximale
d’oscillation de 135 GHz constitue un record pour les transistors pnp.
Enfin, nous avons démontré l’intégration réussie du transistor pnp dans une
technologie BiCMOS complémentaire 0.13µm sur SOI mince, jamais réalisée
auparavant. Les transistors pnp et npn intégrés dans la technologie complémentaire
conservent les mêmes bonnes performances que lors de leur développement séparé,
malgré l’utilisation d’un plus fort budget thermique.
Avec peu de modifications du procédé de fabrication, l’architecture du transistor a
également été adaptée avec succès à un substrat massif. Des performances statiques
équivalentes au transistor sur SOI mince ont été atteintes et sans les limitations
imposées par le SOI mince, les performances dynamiques ont été accrues.
Ces premiers résultats ouvrent la voie au développement d’une technologie BiCMOS
complémentaire sur substrat massif performante.
- 232 -
Glossaire
α Gain en courant en base commune défini par α=IC/IE

αT Facteur de transport dans la base
AE Surface du transistor définie par AE=ωEeff x LEeff
β Gain en courant du transistor bipolaire en montage émetteur

commun défini par β=IC/IB
βf Gain en courant du transistor bipolaire en régime dynamique
Back-end Ensemble des étapes de fabrication des interconnexions métalliques
Base intrinsèque Correspond à la couche déposée durant l’épitaxie de la base
Base neutre Zone de base comprise entre les zones de charge d’espace
émetteur/base et base/collecteur (généralement plus étroite que la
base intrinsèque)
BiCMOS Bipolar Complementary Metal Oxide Semiconductor : technologie
associant un type de transistor bipolaire (généralement de type npn)
avec les transistors MOS de type p et n
Boxplot Représentation graphique de résultats statistiques
BVCBO Tension de claquage base/collecteur
BVEBO Tension de claquage émetteur/base
BVCEO Tension de claquage émetteur/collecteur (elle fait intervenir les deux
jonctions du transistor)
Ces trois tensions de claquage sont de signe positif dans le cas d’un transistor npn et
négatif pour un transistor pnp. Pour simplifier la notation, elles sont données en
valeurs absolues pour les transistors pnp dans ce manuscrit.
C
CjC Capacité de la jonction base/collecteur

CjE Capacité de la jonction émetteur/base
ΔEG Différence d’énergie de bande interdite entre l’émetteur et la base

ΔEGSiGe Différence d’énergie de bande interdite entre l’émetteur et la base
pour un transistor Si/SiGe (correspond à la réduction
d’énergie de bande interdite due à l’introduction du germanium)
Dn, Dp Coefficient de diffusion des électrons, trous
Dne Coefficient de diffusion des électrons dans l’émetteur
Dnb Coefficient de diffusion des électrons dans la base
Dpb Coefficient de diffusion des trous dans la base
Dpe Coefficient de diffusion des trous dans l’émetteur
DTI Deep Trench Isolation (isolation par tranchées profondes)
EG Energie de bande interdite

EGB Energie de bande interdite dans la base
EGE Energie de bande interdite dans l’émetteur
EF Energie de Fermi
EV Energie du haut de la bande de valence
EC Energie du bas de la bande de conduction
EB Energie de barrière. Elle correspond au minimum d’énergie dans
la bande de valence à l’hétérojonction Si/SiGe
EFTEM Energy Filtered TEM : technique associée au TEM permettant
d’observer en fausses couleurs les espèces chimiques
majoritaires
F
fT Fréquence de transition (fréquence de fonctionnement pour laquelle

le gain en courant du transistor vaut 1)
fmax Fréquence maximale d’oscillation (fréquence de fonctionnement
pour laquelle le gain en puissance du transistor vaut 1)
Front-end Ensemble des opérations précédant la métallisation des dispositifs
(comprend les opérations spécifiques à la fabrication des
transistors bipolaires)
FSA Fully Self Aligned : se dit d’une architecture complètement auto-
alignée.
Gp, Gn Taux de génération des trous, électrons

GB Nombre de Gummel de la base
GE Nombre de Gummel de l’émetteur
IB Courant de base
IBr Composante du courant de base due aux recombinaisons
électrons/trous
IC Courant collecteur
ICh Composante du courant collecteur formée par les trous
IE Courant d’émetteur
IEe Composante du courant d’émetteur formée par les électrons
IEh Composante du courant d’émetteur formée par les trous
J
Jn, Jp Densité de courant d’électrons, de trous
k Constante de Boltzmann (1,38.10-23 J/K)
LOCOS LOCal Oxidation of Silicon

LE Longueur de l’émetteur
LEeff Longueur effective de l’émetteur
µn, µp Mobilité des électrons, trous

µne Mobilité des électrons dans l’émetteur
µnb Mobilité des électrons dans la base
µpb Mobilité des trous dans la base
µpe Mobilité des trous dans l’émetteur
Monosilicium Silicium monocristallin
M facteur d’avalanche
Ndb Concentration d’atomes donneurs dans la base

Nae Concentration d’atomes accepteurs dans l’émetteur
NE Concentration en dopants de l’émetteur
Npolybase Concentration en dopants de la base extrinsèque
nE Densité d’électrons dans l’émetteur
nE0 Densité d’électrons dans l’émetteur à l’équilibre thermodynamique
ni Densité intrinsèque de porteurs
NSEG Non Selective Epitaxial Growth (épitaxie non sélective)
NC Densité d’états effective dans la bande de conduction
NV Densité d’états effective dans la bande de valence
pB Densité de trous dans la base

pB0 Densité de trous dans la base à l’équilibre thermodynamique
Polysilicium Silicium polycristallin
Polyémetteur Silicium polycristallin formant l’émetteur du transistor bipolaire
Polybase Silicium polycristallin formant la base extrinsèque du transistor
bipolaire
Polygrille Silicium polycristallin formant la grille des transistors MOS
q Charge élémentaire (1,6.10-19C)

QE Charge formée par les électrons dans l’émetteur
QEB Charge accumulée à la jonction émetteur/base
QBC Charge accumulée à la jonction base/collecteur
QB Charge formée par les trous dans la base
QF Charge totale formée par les porteurs minoritaires dans le transistor
QSA Quasi Self Aligned (quasi-auto-aligné)
RB Résistance de base
RE Résistance de l’émetteur
RC Résistance du collecteur
Rbase pincée Résistance de base pincée (cf. II.C.3.2)
Rpolybase Résistance de base extrinsèque
Route Enchaînement de l’intégralité des étapes de fabrication
S
SEG Selective Epitaxial Growth (épitaxie sélective)

SEM Scanning Electron Microscopy (microscopie électronique à
balayage)
Si cap Couche de silicium terminant l’épitaxie de la base
SiGe Alliage silicium-germanium
SOI Silicon On Insulator (silicium sur isolant)
STI Shallow Trench Isolation (isolation par tranchées peu profondes)
SIMS Secondary Ion Mass Spectroscopy
T Température absolue (en Kelvin)

τB Temps de transit dans la base
τE Temps de transit dans l’émetteur
τBC Temps de transit dans la zone de charge d’espace base/collecteur
τEB Temps de transit dans la zone de charge d’espace émetteur/base
τF Temps de transit total défini par τF=QF/IC
TEM Transmission Electron Microscopy (microscopie électronique
en transmission)
TBH Transistor Bipolaire à Hétérojonction (HBT)
TEOS Oxyde déposé obtenu par décomposition du TetraEthylOrthoSilicate
Up, Un Taux de génération des trous, électrons

U Gain de Mason
VAF Tension d’Early en régime direct

vsat Vitesse de saturation
WB Epaisseur de la base neutre

WE Epaisseur de l’émetteur. Elle correspond à la distance entre la base
et le contact émetteur
WBC Etendue de la zone de charge d’espace à la jonction base/collecteur
ωE Largeur de la fenêtre émetteur
ωEefff Largeur effective de la fenêtre émetteur ωE (obtenue à l’aide des
espaceurs internes)
Z.C.E Zone de charge d’espace

Publications de l’auteur
[Duvernay07a] J. Duvernay, F. Brossard, G.Borot, L. Boissonnet, B. Vandelle, L.

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[Duvernay07b] J. Duvernay, G.Borot, B. Vandelle, R. Pantel, T. Schwartzmann, L.

Rubaldo, P. Chevalier, D. Dutartre et A. Chantre
An Experimental and simulation study of pnp Si/SiGeC HBTs using
Box-like Ge profiles
IEEE / European Solid-State Device Research Conference
(ESSDERC), 2007, pp. 346-349
[Duvernay07c] J. Duvernay, F. Brossard, G. Borot, G. Avenier, B. Vandelle, P.

Chevalier, L. Rubaldo, F. Judong, D. Dutartre et A. Chantre
Développement d’un TBH Si/SiGeC pnp auto-aligné pour une
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Table des figures
Fig I.1) Photographie du premier transistor bipolaire, réalisé en germanium....................................... 17

Fig I.2) Schéma électrique des transistors npn et pnp......................................................................... 17
Fig I.3) Schéma simplifié d’un transistor bipolaire de type pnp et des principaux courants en régime de
fonctionnement direct .............................................................................................................. 20
Fig I.4) Distribution des porteurs dans un transistor pnp d’après les hypothèses simplificatrices ......... 23
Fig I.5) Evolution du gain dynamique en fonction de la fréquence de fonctionnement f...................... 29
Fig I.6) Schéma équivalent du transistor en régime dynamique .......................................................... 31
Fig I.7) Variation de la fréquence de transition fT avec le courant collecteur dans les cas idéal et réel . 32
Fig I.8) Illustration de la variation de la Z.C.E à la jonction base/collecteur selon la polarisation VBC . 34
Fig I.9) Extraction de la tension d’Early directe à partir des caractéristiques de sortie à IB constant..... 35
Fig I.10) Illustration des résistances de base et d’émetteur diminuant la polarisation intrinsèque de la
jonction E/B ............................................................................................................................ 36
Fig I.11) Illustration de l’effet de la résistance collecteur sur la polarisation intrinsèque B/C .............. 36
Fig I.12) Evolution de la structure de bande d’un transistor pnp à la jonction E/B à faible polarisation
VEB expliquant l’apparition d’un courant tunnel direct bande à bande ....................................... 39
Fig I.13) Evolution du courant de base à faible polarisation VEB en présence de recombinaisons directes
bande à bande par effet tunnel et assistées par des centres recombinants à la jonction
émetteur/base .......................................................................................................................... 40
Fig I.14) Transistor pnp dans une configuration émetteur commun .................................................... 41
Fig I.15) Transistor pnp dans un montage base commune .................................................................. 42
Fig I.16) Transistor pnp dans un montage collecteur commun............................................................ 42
Fig I.17) Exemple de circuit amplificateur mettant en évidence la symétrie permise par la technologie
BiCMOS complémentaire........................................................................................................ 43
Fig I.18) Conditions de mesures pour l’extraction des courbes de Gummel d’un transistor de type pnp
............................................................................................................................................... 44
Fig I.19) Exemple de tracé des courbes de Gummel d’un transistor pnp ............................................. 44
Fig I.20) Evolution du courant de base avec la polarisation directe VEB en présence d’effet tunnel...... 45
Fig I.21) Courbes de Gummel en présence d’un perçage de la base.................................................... 46
Fig I.22) Courbes de Gummel en présence d’un courant de fuite à la jonction base/collecteur se
produisant lors d’une polarisation VBC>0V............................................................................... 46
Fig I.23) Conditions de mesures pour l’extraction des caractéristiques de sortie à IB constant d’un
transistor de type pnp............................................................................................................... 47
Fig I.24) Domaine de fonctionnement équivalent des caractéristiques de sortie à IB constant sur les
courbes de Gummel ................................................................................................................. 48
Fig I.25) Caractéristique de sortie d’un transistor pnp extraite à IB=cst............................................... 49
Fig I.26) Schéma des conditions de mesures pour l’extraction de BVCEO et évolution du courant de base
avec la polarisation VEC ........................................................................................................... 50
Fig I.27) Modélisation du transistor bipolaire selon un quadripôle utilisée pour les mesures dynamiques
............................................................................................................................................... 51
Fig I.28) Evolution du gain de Mason U en fonction de la fréquence de fonctionnement permettant
l’extraction de fmax ................................................................................................................... 52
Fig I.29) Evolution de la mobilité des trous en tant que porteurs minoritaires et majoritaires, en fonction
de la concentration en dopants ................................................................................................. 54
Fig I.30) Evolution de la mobilité des électrons en tant que porteurs minoritaires et majoritaires, en
fonction de la concentration en dopants.................................................................................... 54
Fig I.31) Croissance d’une couche SiGe sur un substrat Si dans le cas a) d’une croissance
pseudomorphique et b) d’une croissance relaxée ...................................................................... 58
Fig I.32) Structures de bandes du silicium et du germanium............................................................... 59
Fig I.33) Structure de bandes d’une hétérostructure Si/Si1-xGex/Si intrinsèque .................................... 60
Fig I.34) Schéma et courants d’un transistor bipolaire de type pnp à hétérojonctions Si/SiGe ............. 62
Fig I.35) Structure de bande d’un transistor pnp Si/SiGe illustrant l’apparition de barrières de potentiel
dans la bande de valence aux hétérojonctions Si/SiGe .............................................................. 62
Fig I.36) Illustration du pseudo-champ accélérateur induit par un graduel de germanium dans la base du
transistor ................................................................................................................................. 63
Fig I.37) Illustration de l’effet d’une concentration graduelle de germanium permettant d’augmenter la
tension d’Early ........................................................................................................................ 64
Fig I.38) Coupe schématique de l’architecture non auto-alignée utilisée par IBM [Harame91]............ 66
Fig I.39) Coupe schématique des transistors bipolaires npn et pnp développés pour la technologie
BiCMOS complémentaire sur SOI de Texas Instruments [El-Kareh03]..................................... 67
Fig I.40) Caractéristiques électriques des transistors npn et pnp obtenues avec la technologie BiCMOS
complémentaire sur SOI développée par Texas Instruments [El-Kareh04]................................. 68
Fig I.41) Architecture des transistors npn et pnp de la technologie BiCMOS Si/SiGe complémentaire
sur substrat massif développée par IHP [Heinemann04]............................................................ 68
Fig I.42) Résumé des caractéristiques et des points forts et faibles des travaux publiés sur le transistor
pnp détaillés précédemment ..................................................................................................... 69
Fig I.43) Profils de dopants et de germanium utilisés dans la simulation ............................................ 71
Fig I.44) Evolution de la barrière dans la bande de valence selon la longueur du profil rétrograde de
germanium à la jonction base/collecteur et évolution de fTmax des transistors npn et pnp selon la
longueur des profils box et rétrograde ...................................................................................... 71
Fig II.1) Vue en coupe de la première architecture de transistor bipolaire npn utilisant une base SiGe
développée à STMicroelectronics............................................................................................. 78
Fig II.2) Vue en coupe de l’architecture double polysilicium quasi auto-alignée................................. 80
Fig II.3) Distance d entre le bord de la fenêtre émetteur et le lien bases intrinsèque/extrinsèque définie
par deux niveaux de photolithographie sources d’un éventuel désalignement ............................ 81
Fig II.4) Vue en coupe de la structure double-polysilicium totalement auto-alignée............................ 82
Fig II.5) Vue en coupe de la structure double polysilicium auto-alignée sur SOI mince des transistors
Si/SiGeC de type npn............................................................................................................... 83
Fig II.6) Architecture utilisée pour le développement des transistors pnp Si/SiGeC sur SOI mince ..... 84
Fig II.7) Illustration de la longueur imposée par le contact de base à la dimension LC......................... 85
Fig II.8) Vue de dessus et en coupe de la structure CBEBC avec contacts de base déportés.................. 86
Fig II.9) Dessin en vue de dessus d’une structure cellulaire CBEBC possédant 5 cellules élémentaires. 86
Fig II.10) Reproduction du champ élémentaire sur la plaque et répartition des structures sur le jeu de
masques .................................................................................................................................. 88
Fig II.11) Vue de dessus et vue en coupe schématique d’un transistor d’architecture BEC.................. 89
Fig II.12) Vues de dessus d’une même structure de transistor, dans une barrette de test statique (à
gauche) et dans une barrette de test dynamique (à droite).......................................................... 90
Fig II.13) Dessin d’une structure de rendement possédant 1000 cellules élémentaires......................... 90
Fig II.14) Vue de dessus et en coupe et dimensions du dispositif de référence .................................... 91
Fig II.15) Définition de la zone active et implantation du bore du collecteur ...................................... 92
Fig II.16) Dépôts de l’oxyde piédestal et du polysilicium de base, implantation des contacts collecteurs.
............................................................................................................................................... 93
Fig II.17) Dépôt du diélectrique interpoly, ouverture de la fenêtre émetteur, formation d’un espaceur
interne et dépôt de la base intrinsèque par épitaxie sélective ..................................................... 93
Fig II.18) Formation des espaceurs internes et de l’émetteur .............................................................. 94
Fig II.19) Intégration des étapes spécifiques aux transistors pnp dans le procédé de fabrication des
MOS ....................................................................................................................................... 95
Fig II.20) Tableau de suivi des lots.................................................................................................... 96
Fig II.21) Exemple de feuille de dégroupage utilisée pour définir les conditions de fabrication pour
chaque plaque d’un lot............................................................................................................. 97
Fig II.22) Vues de dessus et en coupe au SEM d’un transistor après dépôt de l’émetteur .................... 98
Fig II.23) Observations TEM et EFTEM en fausses couleurs d’un transistor, et extraction du profil de
germanium à travers la base ..................................................................................................... 99
Fig II.24) Exemple d’analyse SIMS des profils de dopants, de Ge et de C d’un transistor pnp Si/SiGeC
............................................................................................................................................... 99
Fig II.25) Emplacement des 9 sites de mesures des tests paramétriques sur la plaque ....................... 100
Fig II.26) Exemple de boxplot utilisé pour l’exploitation des résultats des tests paramétriques ......... 101
Fig II.27) Vue de dessus et en coupe (x-x’) des transistors en anneaux servant à l’extraction de la
résistance de base pincée ....................................................................................................... 102
Fig II.28) Illustration de la croissance de base intrinsèque par épitaxie sélective et de la formation du
lien base intrinsèque/extrinsèque............................................................................................ 105
Fig II.29) Vue EFTEM de la couche de cap Si entre la base SiGe et l’émetteur ................................ 106
Fig II.30) Coupe EFTEM illustrant la structure mono et poly-cristalline de l’émetteur ..................... 107
Fig II.31) Analyse SIMS mettant en évidence la réduction de la diffusion du bore de l’émetteur dans
une couche de SiGe par un piédestal de SiC ........................................................................... 108
Fig II.32) Coupe TEM d’un transistor mettant en évidence la surgravure de la base extrinsèque ....... 110
Fig II.33) Surgravure latérale et résistance carré du polybase d’épaisseur 50 nm pour différentes
conditions de dopage ............................................................................................................. 111
Fig II.34) Evolution de la surgravure latérale du polybase en fonction de la dose d’implantation d’As
............................................................................................................................................. 111
Fig II.35) Evolution de la résistance de couche du polybase en fonction de la dose d’implantation d’As
............................................................................................................................................. 112
Fig II.36) Evolution de la résistance de base pincée du transistor pnp avec les conditions de dopage de
la base extrinsèque................................................................................................................. 112
Fig II.37) Illustration du phénomène de contamination de la base intrinsèque par les dopants de la base
extrinsèque ayant impacté les premiers transistors .................................................................. 113
Fig II.38) Analyses SIMS mettant en évidence une contamination de la base intrinsèque par le
phosphore de la base extrinsèque (base intrinsèque intentionnellement dopée bore) ................ 113
Fig II.39) Coupe TEM d’un transistor pnp dont le lien base intrinsèque/extrinsèque est étroit a) ou
inexistant b)........................................................................................................................... 114
Fig II.40) Vue en coupe du transistor pnp Si/SiGeC sur SOI mince en fin de fabrication .................. 115
Fig II.41) Coupe TEM et dimensions d’un transistor pnp Si/SiGeC sur SOI mince en fin de fabrication
............................................................................................................................................. 115
Fig II.42) Coupe TEM et EFTEM en fausses couleurs d’un transistor pnp en fin de fabrication........ 116
Fig II.43) Profils SIMS d’un transistor pnp Si/SiGeC en fin de fabrication....................................... 117
Fig III.1) Schéma de la structure utilisée pour les simulations et sa correspondance avec le transistor
réel observé par coupe TEM .................................................................................................. 122
Fig III.2) Profils de dopants et de germanium paramétrables utilisés pour la simulation.................... 122
Fig III.3) Détail du maillage utilisé au niveau de la jonction émetteur/base ...................................... 123
Fig III.4) Fréquence de transition maximale fTmax et tension de claquage BVCEO pour différents dopages
collecteur NC ......................................................................................................................... 125
Fig III.5) Courbe fTmax(BVCEO) d’un transistor pnp sur SOI mince extraite de simulation.................. 126
Fig III.6) Répartition du champ électrique dans le transistor pour différents dopages collecteur........ 126
Fig III.7) Répartition du taux d’ionisations par impact dans le transistor pour différents dopages
collecteur............................................................................................................................... 127
Fig III.8) Evolution de fTmax avec NC en échelle linéaire................................................................... 128
Fig III.9) Régimes de fonctionnement d’un transistor sur SOI mince illustrés sur la courbe BVCEO(NC)
............................................................................................................................................. 128
Fig III.10) Evolution de la tension de claquage BVCEO et de la fréquence de transition maximale fTmax
en fonction du dopage collecteur et de l’épaisseur du film de SOI........................................... 129
Fig III.11) Bandes de valence et de conduction extraites de simulation pour des transistors Si/SiGe de
type pnp et npn ...................................................................................................................... 131
Fig III.12) Bandes de valence et champs électriques extraits de simulation dans le cas d’une
homojonction Si et d’une hétérojonction Si/SiGe abrupte à la jonction émetteur/base.............. 132
Fig III.13) Illustration de l’influence de la position de l’hétérojonction Si/SiGe à la jonction E/B sur
l’énergie à acquérir par les trous pour être injectés de l’émetteur dans la base ......................... 133
Fig III.14) Influence de la polarisation VEB sur Ebarrière à l’hétérojonction Si/SiGe, au niveau de la
jonction émetteur/base ........................................................................................................... 134
Fig III.15) Énergie parasite introduite par la barrière à l’hétérojonction Si/SiGe, augmentant avec VEB
............................................................................................................................................. 134
Fig III.16) Caractéristiques IC(VEB) extraites de simulation pour différentes positions de
l’hétérojonction Si/SiGe à la jonction E/B.............................................................................. 135
Fig III.17) Variation du gain en courant et de la fréquence de transition maximaux en fonction de la
position de l’hétérojonction Si/SiGe à la jonction émetteur/base ............................................. 136
Fig III.18) Pseudo-champ électrique engendré par la différence d’énergie entre Ebase et Ebarrière ......... 137
Fig III.19) Influence de la position de l’hétérojonction Si/SiGe à la jonction base/collecteur sur la bande
de valence ............................................................................................................................. 138
Fig III.20) Evolution du gain et de la fréquence de transition maximaux en fonction de la position de
l’hétérojonction Si/SiGe à la jonction base/collecteur ............................................................. 139
Fig III.21) Déformation de la bande de valence avec la polarisation VEB variant de 0 à 1.2V ............ 140
Fig III.22) Evolution du courant collecteur et du niveau d’énergie de la barrière avec la polarisation
VBC pour deux positions différentes de la barrière................................................................... 141
Fig III.23) Evolution de la bande de valence et du niveau d’énergie de la barrière à la jonction
base/collecteur avec le dopage bore du collecteur ................................................................... 142
Fig III.24) Evolution du gain et de fT maximaux avec la position de la barrière Si/SiGe à la jonction
base/collecteur pour deux valeurs de dopage collecteur NC ..................................................... 142
Fig III.25) Effet du rapprochement du profil B de l’émetteur vers le P de la base et de l’augmentation
du dopage B du collecteur sur le niveau d’énergie des barrières dans la bande de valence aux
hétérojonctions Si/SiGe ......................................................................................................... 143
Fig III.26) Profils de germanium et bandes de valence pour différentes longueurs des profils graduels et
constants à la jonction émetteur/base...................................................................................... 144
Fig III.27) Evolution de fTmax en fonction de la longueur de profil rétrograde ou de l’élargissement du
profil de germanium constant................................................................................................. 145
Fig III.28) Evolution du gain en courant en fonction de la longueur de profil rétrograde ou de
l’élargissement du profil de germanium constant.................................................................... 145
Fig III.29) Evolution de la barrière dans la bande de valence à la jonction base/collecteur en fonction de
la longueur du profil graduel de germanium dans le cas d’un collecteur faiblement dopé......... 146
Fig III.30) Evolution des performances électriques statiques et dynamiques en fonction de la longueur
du profil graduel de germanium ............................................................................................. 147
Fig III.31) Comparaison des performances électriques obtenues entre profils graduel et abrupt selon
l’épaisseur de SiGe ................................................................................................................ 147
Fig IV.1) Profils de base utilisés pour les premiers transistors pnp Si/SiGeC sur SOI mince ............. 152
Fig IV.2) Courbes de Gummel illustrant la divergence du courant collecteur de sa courbe idéale du fait
de l’influence de la barrière Si/SiGe à la jonction émetteur/base ............................................. 153
Fig IV.3) Evolution des facteurs d’idéalité de IC et IB en fonction de VEB ......................................... 153
Fig IV.4) Caractéristiques de sortie à IB constant obtenues sur les premiers transistors impactés par la
barrière à la jonction base/collecteur ...................................................................................... 154
Fig IV.5) Analyses SIMS du système émetteur/base de transistors pnp Si/SiGeC avec et sans piédestal
de SiC ................................................................................................................................... 155
Fig IV.6) Profil de base du transistor optimisé utilisant un profil constant de germanium à 15%....... 156
Fig IV.7) Courbes de Gummel et gain en courant du transistor de référence et courbes de Gummel à
différentes polarisations VBC d’une structure de rendement de 10000 cellules élémentaires après
une première optimisation du profil constant de Ge de la base ................................................ 157
Fig IV.8) Evolution des facteurs d’idéalités avec VEB suite à l’optimisation du profil constant de Ge 158
Fig IV.9) Caractéristique de sortie à IB=2.10-7A d’un transistor avec un profil de germanium constant
optimisé ................................................................................................................................ 158
Fig IV.10) Evolution de fT maximale et BVCEO en fonction de la dose de bore du collecteur............. 159
Fig IV.11) Evolution de fT et fmax en fonction de BVCEO pour les transistors utilisant un profil constant
de germanium optimisé.......................................................................................................... 160
Fig IV.12) Caractéristiques de sortie à VEB=0.6V pour différents dopages collecteur........................ 160
Fig IV.13) Principales caractéristiques des transistors les plus rapides obtenus suite à l’optimisation du
profil de germanium constant................................................................................................. 161
Fig IV.14) Illustration du passage d’un profil constant de germanium à un profil en deux marches... 162
Fig IV.15) Analyses SIMS du profil de germanium constant et en deux marches (m2=23nm), en fin de
fabrication (métal 1) .............................................................................................................. 163
Fig IV.16) Observation EFTEM en fausses couleurs et extraction de la concentration en germanium
(unité arbitraire) à travers la base d’un transistor utilisant un profil de germanium en deux
marches................................................................................................................................. 163
Fig IV.17) Evolution de la tension d’Early, du gain en courant et de la résistance de base pincée avec la
longueur de la seconde marche m2 à 20% de Ge..................................................................... 164
Fig IV.18) Evolution de la fréquence de transition et de la fréquence maximale d’oscillation avec la
longueur de la marche m2....................................................................................................... 164
Fig IV.19) Analyses SIMS des profils émetteur/base illustrant l’augmentation du dopage phosphore 165
Fig IV.20) Effets de l’augmentation du dopage de base sur les caractéristiques statiques.................. 166
Fig IV.21) Courbes de Gummel et gain en courant en fonction de IC pour les deux dopages de base. 167
Fig IV.22) Caractéristiques de sortie à IB constant pour les deux procédés de dopage de la base ....... 167
Fig IV.23) Evolution des performances dynamiques avec le dopage de la base................................. 168
Fig IV.24) Evolution des caractéristiques du transistor en fonction de la dose d’implantation arsenic de
la base extrinsèque................................................................................................................. 169
Fig IV.25) Evolution des courbes de Gummel avec l’augmentation du dopage de base extrinsèque .. 169
Fig IV.26) Schéma et coupe TEM illustrant les zones en périphérie de la base intrinsèque propices aux
phénomènes de recombinaison............................................................................................... 170
Fig IV.27) Tableau résumé des améliorations obtenues avec les trois variations étudiées.................. 170
Fig IV.28) Profil de base utilisé pour la seconde optimisation du transistor haute vitesse.................. 172
Fig IV.29) Caractéristiques de sortie à courant de base constant....................................................... 173
Fig IV.30) Courbes de Gummel et gain en courant .......................................................................... 173
Fig IV.31) Evolution de fT et fmax en fonction de IC à VBC=1V ......................................................... 174
Fig IV.32) Principaux résultats obtenus sur les transistors associant fort dopage de base, profil de
germanium en 2 marches et base extrinsèque implantée As à 4.1015at/cm2 .............................. 174
Fig IV.33) Coupes TEM de transistors utilisant un procédé de dépôt haute température (à gauche) et
basse température (à droite) pour l’émetteur........................................................................... 175
Fig IV.34) Analyses SIMS des deux procédés de fabrication haute température (690°C) et basse
température (590°C) de l’émetteur ......................................................................................... 176
Fig IV.35) Courbes de Gummel obtenues avec les deux procédés de fabrication de l’émetteur, à 690°C
(traits minces) et 590°C (traits en gras)................................................................................... 177
Fig IV.36) Evolution de fT et fmax en fonction de IC pour les émetteurs déposés à 590°C (ronds) et
690°C (triangle)..................................................................................................................... 178
Fig IV.37) Résumé des principales caractéristiques des transistors utilisant un émetteur haute
température et un émetteur basse température......................................................................... 179
Fig IV.38) Analyses SIMS de la concentration en bore du collecteur pour une implantation à 40keV –
5.1013at/cm2 et 25keV – 2.5.1013at/cm2 (échelle linéaire) ........................................................ 180
Fig IV.39) Evolution des principales caractéristiques électriques avec les conditions d’implantation du
collecteur............................................................................................................................... 180
Fig IV.40) Profils émetteur/base/collecteur agressifs utilisés en vue d’atteindre les meilleures
performances dynamiques...................................................................................................... 182
Fig IV.41) Résultats électriques statiques obtenus avec les trois épaisseurs de dopage phosphore de la
base intrinsèque..................................................................................................................... 183
Fig IV.42) Courbes de Gummel obtenues avec les trois épaisseurs de phosphore de la base ............. 183
Fig IV.43) Performances dynamiques obtenues avec les trois épaisseurs de dopage phosphore de la
base intrinsèque à VBC=1V..................................................................................................... 184
Fig IV.44) Principaux paramètres statiques obtenus sur le dispositif de référence en fonction de la dose
d’implantation de bore du collecteur ...................................................................................... 184
Fig IV.45) Performances dynamiques à VBC=1Vet capacités de jonction base/collecteur en fonction de
la dose d’implantation de bore du collecteur........................................................................... 185
Fig IV.46) Evolution de fT en fonction de IC pour les différentes doses d’implantation bore, sur le
dispositif standard.................................................................................................................. 185
Fig IV.47) Courbes de Gummel et gain en courant en fonction de VEB et de IC pour un transistor
fabriqué avec le meilleur procédé haute fréquence.................................................................. 186
Fig IV.48) Courbes de Gummel d’une structure de rendement de 10000 cellules élémentaires.......... 186
Fig IV.49) Evolution de fT et fmax avec le courant collecteur pour le meilleur procédé haute fréquence
............................................................................................................................................. 187
Fig IV.50) Tableau résumé des principales caractéristiques électriques du meilleur dispositif........... 187
Fig IV.51) Profils de base du transistor utilisant un graduel de germanium à la jonction base collecteur
............................................................................................................................................. 189
Fig IV.52) Analyse SIMS du profil de germanium graduel en fin de fabrication............................... 190
Fig IV.53) Caractéristiques électriques statiques obtenues avec un profil abrupt et un profil graduel à la
jonction base/collecteur (P sur 6nm)....................................................................................... 190
Fig IV.54) Tableau des caractéristiques électriques statiques obtenues avec un profil abrupt (P-2nm) et
un profil graduel à la jonction base/collecteur (P-6nm) ........................................................... 191
Fig IV.55) Performances dynamiques obtenues avec des profils de Ge abrupt et graduel à la jonction
base/collecteur....................................................................................................................... 191
Fig IV.56) Coupes TEM de transistors de largeur de fenêtre émetteur 0.3µm et 0.6µm pour les procédés
d’émetteur haute température et basse température................................................................. 192
Fig IV.57) Densité de courant de base en fonction de la polarisation VEB pour les trois largeurs de
fenêtre émetteur déposé à 590°C............................................................................................ 194
Fig IV.58) Performances dynamiques obtenues pour différentes largeurs de fenêtre émetteur........... 195
Fig IV.59) Schéma représentant la largeur LC de la base extrinsèque................................................ 195
Fig IV.60) Performances dynamiques des dispositifs haute vitesse pour différentes longueurs LC ..... 196
Fig IV.61) Courant collecteur et gain en courant en fonction de VEB pour des températures variant de
25 à 150°C ............................................................................................................................ 198
Fig IV.62) Evolution de ln(β) à VEB=0.75V en fonction de 1/T ........................................................ 198
Fig IV.63) Caractéristiques de sorties obtenues à courant de base constant de 2.10-6 à 2.10-5A.......... 199
Fig IV.64) Courant de base en présence d’un effet tunnel pour différentes températures................... 200
Fig IV.65) Dispositif expérimental utilisé pour l’extraction du bruit 1/f ........................................... 201
Fig IV.66) Densités spectrales de bruit de trois transistors rapides de dimensions ωE x LE=0.3 x
5.74µm2 ................................................................................................................................ 201
Fig IV.67) Densités spectrales de bruit de transistors ayant une fenêtre émetteur de 0.6 et 0.9 µm .... 202
Fig IV.68) Evolution de kB en fonction de IB pour les trois tailles de fenêtre émetteur ...................... 202
Fig IV.69) Evolution de la densité spectrale de bruit normalisée à la surface des dispositifs en fonction
du courant de base, des transistors que nous avons développés et pour le transistor décrit dans
[Knoll07] (IHP) ..................................................................................................................... 203
Fig V.1) Ouverture de la zone active du transistor npn, implantation du collecteur, dépôt du TEOS et de
la base extrinsèque implantée bore ......................................................................................... 211
Fig V.2) Dépôt diélectrique interpoly, ouverture de la fenêtre émetteur et épitaxie sélective de la base
............................................................................................................................................. 211
Fig V.3) Formation des espaceurs internes, dépôt du polyémetteur et gravure .................................. 211
Fig V.4) Gravure de la base extrinsèque et de l’oxyde piédestal, concluant le module npn................ 212
Fig V.5) Ouverture de la zone active du pnp dans le polygrille, implantation bore du collecteur, dépôts
TEOS et polybase implanté arsenic, gravure du polybase ....................................................... 212
Fig V.6) Dépôt du diélectrique interpoly, ouverture de la fenêtre émetteur, dépôt de la base intrinsèque
............................................................................................................................................. 212
Fig V.7) Formation des espaceurs internes, dépôt et gravure du polyémetteur .................................. 213
Fig V.8) Etape finale de gravure humide du module pnp.................................................................. 213
Fig V.9) Principales étapes de fabrication de la technologie BiCMOS SiGeC complémentaire sur SOI
mince .................................................................................................................................... 214
Fig V.10) Observations SEM en vue de dessus de transistors npn (à gauche) et pnp (à droite) après
gravure du polyémetteur du transistor pnp.............................................................................. 215
Fig V.11) Observations SEM en coupe de transistors npn (à gauche) et pnp (à droite) après gravure du
polyémetteur du transistor pnp ............................................................................................... 215
Fig V.12) Profils de base utilisés pour les transistors npn et pnp de la technologie BiCMOS
complémentaire ..................................................................................................................... 216
Fig V.13) Principaux paramètres électriques obtenus sur les transistors HS et HV de type npn et pnp
intégrés dans la technologie BiCMOS complémentaire sur SOI mince.................................... 217
Fig V.14) Courbes de Gummel et gain en courant des transistors pnp HS et HV intégrés dans la
technologie BiCMOS complémentaire sur SOI mince ............................................................ 218
Fig V.15) Evolution de fT et fmax un fonction de IC pour les transistors HS et HV de type pnp intégrés
dans la technologie BiCMOS complémentaire sur SOI mince................................................. 218
Fig V.16) Paramètres électriques d’un transistor pnp HS de la technologie BiCMOS complémentaire et
d’un transistor pnp de la technologie BiCMOS du chapitre IV................................................ 219
Fig V.17) Paramètres électriques d’un transistor pnp HV de la technologie BiCMOS complémentaire et
d’un transistor pnp de la technologie BiCMOS du chapitre IV................................................ 219
Fig V.18) Comparaison des performances des transistors pnp HS et HV de la technologie BiCMOS
complémentaire avec celles des transistors développés au chapitre IV..................................... 220
Fig V.19) Architecture du transistor pnp Si/SiGeC adaptée au substrat massif.................................. 222
Fig V.20) Profil de base utilisé pour les transistors pnp sur substrat massif ...................................... 223
Fig V.21) Profils de dopants pour différentes énergies d’implantation Eimplant du bore du collecteur de
25 à 250 keV extraits de simulations ...................................................................................... 223
Fig V.22) Profils SIMS de transistors pnp sur substrat massif en fin de fabrication pour deux doses
d’implantation collecteur à 2.1013 et 1014at/cm2 / 100 keV...................................................... 224
Fig V.23) Vue TEM en coupe d’un transistor pnp sur substrat massif en fin de fabrication............... 225
Fig V.24) Boxplot de la tension de claquage BVCBO des transistors pnp sur substrat massif en fonction
des conditions d’implantation du collecteur............................................................................ 225
Fig V.25) Principaux paramètres statiques obtenus sur les transistors pnp sur substrat massif et sur SOI
mince pour un même profil émetteur/base et des conditions de dopages collecteur différentes. 226
Fig V.26) Courbes de Gummel de transistors pnp sur substrat massif et sur SOI mince .................... 226
Fig V.27) Caractéristiques dynamiques des transistors pnp sur substrat massif et sur SOI mince pour un
même profil émetteur/base et des conditions de dopages collecteur différentes........................ 227
Fig V.28) Evolution de fT en fonction du courant collecteur pour les précédents transistors pnp sur
substrat massif et sur SOI mince ............................................................................................ 227
Développement et étude de transistors bipolaires à
hétérojonctions Si/SiGeC de type pnp sur substrats SOI minces
Résumé :
Récemment, les transistors bipolaires de type pnp sur silicium, intrinsèquement moins
performants que les transistors npn, ont connu un regain d’intérêt avec le
développement des technologies BiCMOS complémentaires. Elles associent les
transistors MOS avec les transistors bipolaires de type npn et pnp, permettant
d’atteindre des performances supérieures aux technologies BiCMOS classiques qui
utilisent uniquement des transistors bipolaires de type npn.
De plus, en combinant cette technologie avec un substrat SOI mince au lieu d’un
substrat massif, les caractéristiques des transistors MOS et des composants passifs
s’en trouvent améliorées. Des transistors npn sur SOI mince ayant été développés à
STMicroelectronics, le travail effectué durant cette thèse a pour objet la mise au point
et l’étude de transistors bipolaires à hétérojonctions Si/SiGeC de type pnp sur SOI
mince performants, en vue de leur intégration dans une technologie BiCMOS SiGe
complémentaire sur SOI mince.
Le premier chapitre introduit le transistor pnp. Il décrit son fonctionnement dans un
cas idéal puis en prenant en compte les principaux effets de second ordre, détaille
l’effet de l’introduction du germanium et du carbone sur les caractéristiques
électriques, et se conclut par un état des lieux des principaux travaux déjà effectués
sur ce sujet.
Le second chapitre explique, après un rapide historique, le choix et les qualités de
l’architecture auto-alignée utilisée, associée à une base déposée par épitaxie sélective.
Puis, le procédé de fabrication est détaillé et après avoir présenté les principales
méthodes de caractérisation, les problèmes de fabrication ayant impacté les premiers
transistors et leur résolution sont présentés.
Le travail de simulation effectué tout au long de ce travail fait l’objet du troisième
chapitre. Il débute par la description du fonctionnement bidimensionnel particulier et
la transition d’un régime classique à un régime déplété, liée à l’utilisation du SOI
mince. Puis, la formation et l’impact des barrières d’énergies parasites dues à
l’introduction du germanium aux deux jonctions émetteur/base et base/collecteur,
potentiellement préjudiciables aux performances des transistors, sont détaillées. Une
fine optimisation des profils de dopants et de germanium permet de limiter
considérablement leur influence.
Le quatrième chapitre rassemble l’intégralité du développement technologique des
transistors et les résultats électriques. Les nombreuses optimisations décrites ont
permis d’améliorer fortement les caractéristiques des transistors grâce à l’utilisation
de profils de germanium en deux marches, l’utilisation d’un dopage de base plus
élevé, un procédé de dépôt de l’émetteur à plus faible température…, jusqu’à atteindre
des performances à l’état de l’art illustrées par le couple : fT/fmax =75/135 GHz
Enfin, le cinquième chapitre aborde deux applications des transistors développés : leur
intégration dans une technologie BiCMOS complémentaire sur SOI mince sans
dégrader leurs performances est démontrée, et leur transfert réussi du substrat SOI
mince à un substrat massif ouvre la voie à d’autres applications.
Mots clefs : Transistor bipolaire, Pnp, Hétérojonction, SiGeC, Barrières parasites,

Epitaxie sélective

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N° D’ORDRE : 928 Année 2008

Docteur de l’Université de Toulouse

Présentée et soutenue publiquement par

Développement et étude de transistors

G. VINCENT, Professeur, Université J. Fourier, LTM, Grenoble

Merci à Jean-Claude Portal du Laboratoire des Champs Magnétiques Intenses à

Je tiens à remercier les rapporteurs et examinateurs de la thèse : Gilbert Vincent,

Une fois la fabrication du transistor terminée, un second travail de caractérisation

Merci à tous les membres et ex-membres de l’équipe R&D, Bertrand, Dominik,

- Enfin, je remercie chaleureusement Anaïs, qui a partagé ma vie durant ce travail et

Introduction générale .............................................................................................13

Chapitre I : Le transistor bipolaire de type pnp à hétérojonctions Si/SiGeC......15

Chapitre II : Développement d’un transistor bipolaire Si/SiGeC de type pnp sur

II.A) Introduction .................................................................................................77

III.A) Introduction ..............................................................................................121

Chapitre IV : Etude expérimentale et optimisation du transistor pnp Si/SiGeC

V.A) Introduction ...............................................................................................209

Publications de l’auteur .......................................................................................241

Références bibliographiques ................................................................................243

Table des figures...................................................................................................247

L’invention en 1947 du premier transistor bipolaire par Bardeen, Brattain et

Au début des années 90, le développement de substrats SOI (Silicon On Insulator),

Récemment, de nouvelles perspectives d’applications associant les transistors

Ce travail de thèse, réalisé au sein du groupe de R&D « bipolaires avancés » à

Ce manuscrit s’articule en cinq chapitres :

- Le troisième chapitre présente les travaux de simulations effectués au cours de ce

- Le quatrième chapitre rassemble l’intégralité du développement technologique du

- Enfin, le cinquième chapitre conclut ce travail en abordant deux applications des

Ce premier chapitre a pour objectif de présenter le

Fig I.1) Photographie du premier transistor bipolaire, réalisé en germanium

Fig I.2) Schéma électrique des transistors npn et pnp

Une originalité de ce premier chapitre consiste donc à présenter le fonctionnement

I.B) Le transistor bipolaire pnp silicium

I.B.1) Fonctionnement idéal

I.B.1.1) Régime statique

I.B.1.1.1) Principe de fonctionnement

Un transistor bipolaire dispose de trois connexions : l’émetteur, la base et le collecteur

IEh Trous ICh

VEB>0V Jonction VBC>0V

Les courants terminaux s’expriment :

Plusieurs figures de mérites permettent de caractériser le fonctionnement statique du

Il représente le rapport du courant de trous qui atteignent le collecteur sur le courant

On définit d’autre part l’efficacité d’injection de l’émetteur comme :

Ce rapport est de l’ordre de quelques dizaines pour un transistor pnp en silicium. Il

I.B.1.1.2) Expressions des courants et du gain

où Gp et Up représentent respectivement le taux de génération et le taux de

avec Dp et µp, respectivement le coefficient de diffusion et la mobilité des trous.

De même pour les électrons, l’équation de continuité s’écrit :

avec Dn et µn, respectivement le coefficient de diffusion et la mobilité des électrons.

Cependant, la résolution des équations de continuité s’avère être complexe et un

• Le transistor se trouve à l’équilibre thermodynamique et en régime

• Il n’y a pas de génération extérieure de porteurs : Gp=Gn=0

• Il n’y a pas de courant de génération-recombinaison dans les zones de

• On se trouve en régime de faible injection : la concentration en porteurs

• Les effets de résistances séries sont négligeables, et le dopage est uniforme

Avec ces hypothèses, on peut représenter la concentration des porteurs minoritaires à

Emetteur p++ Base n+ Collecteur p

Avec l’hypothèse d’une base fine et en l’absence de recombinaison, la concentration

• D’après la résolution des équations de continuité à la jonction émetteur/base, la