DISCIPLINA: EELi03 – LABORATÓRIO DE CIRCUITOS LÓGICOS (T01)

Professor: Cícero Luiz Alves Cunha Aplicação: 25/05/2021 Data de entrega: 01/06/2021

Alunos: Arthur Gonçalves Alvarenga Matrícula: 2020030628 Turma: 01

João Vítor Rodrigues Matrícula: 2020009670 Turma: 01
Júlia Ionêz de Paula Lima Matrícula: 2020010320 Turma: 01

EXPERIMENTO 3
Blocos Lógicos Básicos (Mapas)

Parte I: Teórica

Questão 01

Considere a expressão: /A*B*/C*D + A*B*/C*D + A*B*/C*D

1.1)
/A*B*/C*D + A*B*/C*D + A*B*/C*D → Aplicando o teorema da idempotência em (A*B*/C*D +
A*B*/C*D), ficando:
/A*B*/C*D + A*B*/C*D → Aplicando o teorema da redundância:
B*/C*D
1.2)
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

/AB/CD 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0

AB/CD 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0

/ABCD 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0

S 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0
Tabela 1: tabela verdade para o item 1.2. Fonte: o autor.

Leitura pelos 1 (soma dos produtos):

S = /A*B*D + B*/C*D

Leitura pelos 0 (produto das somas):

S = (A+B)*(C+D)*(/C+D)*(/A+B)*(/A+/C)
= /A*B*D + B*/C*D
Tabela 2: mapa de Karnaugh para o item 1.2. Fonte: o autor

Questão 02

Caso a leitura seja feita pelos 1, basta agrupá-los no mapa de Karnaugh em grupos de
múltiplos de 2. A leitura é feita tomando por base as variáveis que não mudam nesses grupos, sendo
representadas normais caso estejam em nível lógico alto (1) e negadas caso estejam em nível lógico
baixo (0). Variáveis do mesmo grupo são associadas com a operação AND (*) e variáveis de grupos
diferentes são associadas com a operação OR (+).

Questão 03

Leitura pelos 1:
S = /A*B*/C + A*B*D + /B*C

Leitura pelos 0:
S = (B+C)*(/A+C+D)*(A+/B+/C)*(/A+/B+D)
= /A*B*/C + A*B*D + /B*C

Tabela 3: Mapa de Karnaugh 1 para o item 3. Fonte: o autor.

Leitura pelos 1:
S = /B * /D

Leitura pelos 0:
S = (/B)*(/D)

Tabela 4: Mapa de Karnaugh 2 para o item 3. Fonte: o autor.

Leitura pelos 1:
S = /C * D

Leitura pelos 0:
S = (/C)*(D)

Tabela 5: Mapa de Karnaugh 3 para o item 3. Fonte: o autor.

Questão 04

FAN-IN:É o número de entradas que uma porta lógica pode manipular.

FAN-OUT: É o número de portas lógicas que podem ser interligadas a uma saída,sem que haja
alterações nos níveis lógicos 0 e 1.

A tabela a seguir, representa valores garantidos para a família TTL Standard. E como
curiosidade, apresentamos algumas outras versões dos circuitos TTL, apresentando sua identificação,
tempo de atraso, consumo e a frequência.

Versão Identificação Tempo de Consumo por Freqüência de Observações

da série atraso típico porta clock máx.
(FF)

Standard 54 / 74 10ns 10mW 35MHz Comum

Low Power 54L / 74L 33ns 1mW 3MHz Baixíssimo

Consumo

High Speed 54H / 74H 6ns 22mW 50MHz Alta

Velocidade

Schottky 54S / 74S 3ns 19mW 125MHz Altíssima

Velocidade

Advanced 54AS / 74AS 1,5ns 8,5mW 200MHz Altíssima

Schottky Velocidade e
Baixo
Consumo

Low Power 54LS / 74LS 10ns 2mW 45MHz Baixíssimo

Schottky Consumo

Advanced 54ALS / 4ns 1mW 70MHz Altíssima

Low Power 74ALS Velocidade e
Schottky Baixíssimo
Consumo
Tabela 6: Valores garantidos para a família TTL Standard. Fonte:
https://www.feg.unesp.br/Home/PaginasPessoais/ProfMarceloWendling/6---familias-logicas-i---ii.pdf.

Questão 05

Ela interpreta uma entrada deixada em aberto como nível lógico 1,isso é um problema, pois
faz com que o circuito não trabalhe corretamente. Para evitarmos essa situação, podemos conectá-la
em uma entrada que já está sendo utilizada, podemos também conectá-la a um resistor ou desconectar
essa entrada da porta lógica.
 Parte II: Prática
Questão 01

A figura abaixo representa o circuito referente à questão 1.

Figura 1 : Circuito para a questão 1 montado na plataforma TinkerCAD. Fonte: o autor.

A tabela mostra a saída da tensão 𝑉0na saída da porta lógica OR.

Carregamento S1 S2 S3 S4 VO [V]

nenhuma Off Off Off Off 0V

entrada

2 entradas On Off Off Off 0V

NAND

4 entradas On On Off Off 0V

NAND

6 entradas On On On Off 0V
NAND

8 entradas On On On On 0V
NAND
Tabela 7: saídas da tensão Vo na saída da porta lógica OR da questão 1. Fonte: o autor.
Analisando a tabela, pode-se observar que a tensão de saída da porta OR apresentará sempre
nível lógico 0 devido ao fato de estar chegando na entrada 74HC32 o nível lógico 0 “OU” 0, tendo
consequentemente na sua saída o valor lógico 0.
É importante inferir que no caso das saídas S’s, quando abertas, a porta NAND não consegue
identificar qual o nível lógico apresentado no circuito, e com isso, segundo o manual do fabricante da
porta lógica 74HC00, ela infere nível 0 quando não é possível identificar qual é a sua entrada.
Contudo, como ela é uma porta NAND, quando o valor for 0, ela inverterá obtendo o nível lógico 1, e
com isso liberando uma tensão de 5V para os led’s da saída.
Analogamente, quando as saídas S’s forem fechadas, o nível lógico 0 informado pelo
multímetro anteriormente passará na entrada da porta NAND, transformando-o assim o nível 0 em
nível 1, liberando uma tensão de 5V para os led’s da saída.

Questão 02
2.1)
A partir da análise do mapa de Karnaugh, chegou-se a seguinte expressão booleana:/A*/B*D
+ /A*B*C + D*/C

2.2)
Representação da tabela verdade:
A B C D S

0 0 0 0 0

0 0 0 1 1

0 0 1 0 0

0 0 1 1 1

0 1 0 0 0

0 1 0 1 1

0 1 1 0 0

0 1 1 1 1

1 0 0 0 0

1 0 0 1 1

1 0 1 0 0

1 0 1 1 0

1 1 0 0 0

1 1 0 1 1

1 1 1 1 0

1 1 1 0 0
Tabela 8: tabela da verdade. Fonte: o autor.

2.3)
Simplificando a expressão booleana adquirida pela questão 2.1:
/A*/B*D + /A*B*D + D*/C → Colocando D em evidência:
D*(/A*/B + /A*B + /C) → Aplicando o teorema da complementaridade em B e o teorema da
independência em A:
D*(/A+ 1+ /C)
D*(/A+ /C)

2.4)

Figura 2: circuito lógico da expressão simplificada da questão 2.3. Fonte: o autor.

2.5)
A figura X, representa o circuito confeccionado no tinkercad, pela expressão D*(/A+ /C), na
posição em que A=0 B=0 C=1, e com isso apresentando na saída 1, e ligando o led, conforme o
esperado.

Figura 3: Circuito para a questão 2.5, montado na plataforma TinkerCAD. Fonte: o autor.

A tabela a seguir, apresenta a tabela verdade da expressão simplificada em comparação com a

saída S da questão 2.2.
A C D D*(/A+ /C) S

0 0 0 0 0

0 0 1 1 1

0 1 0 0 0
 0 1 1 1 1

0 0 0 0 0

0 0 1 1 1

0 1 0 0 0

0 1 1 1 1

1 0 0 0 0

1 0 1 1 1

1 1 0 0 0

1 1 1 0 0

1 0 0 0 0

1 0 1 1 1

1 1 1 0 0
Tabela 9: tabela da verdade. Fonte: o autor.

Contudo, após a análise, pode-se concluir que a simplificação da expressão foi realizada com
sucesso, apresentando a mesma saída em comparação ao do mapa de Karnaugh, e com isso o cálculo
pode-se realizar de maneira simples e direta, com a mesma validade da expressão original.
Referencias bibliográficas
https://www.feg.unesp.br/Home/PaginasPessoais/ProfMarceloWendling/6---familias-logicas-i---ii.pdf,
acesso: 31/05/2021.