LAPORAN PRAKTIKUM "RANGKAIAN COUNTER DAN REGISTER" [SISTEM DIGITAL]

Praktikum Sistem Digital 2018 MODUL V RANGKAIAN COUNTER DAN REGISTER 5.1. TUJUAN PRAKTIKUM 1. Memahami aplikasi dasar dari flip-flop. 2. Memahami prinsip kerja dari counter. 3. Memahami prinsip kerja dari dasar memori. 5.2. PERCOBAAN YANG DILAKUKAN 1. Diberikan rangkaian di bawah ini: Gambar 5.1 Rangkaian permasalahan pertama. a. Menurut saudara rangkaian logika apakah gambar di atas. b. Membuat tabel kebenarannya berdasarkan hasil simulasi. c. Dari tabel kebenaran dibuat timing diagram-nya, dan apa yang dapat disumpulkan dari timing diagram tersebut. 2. Membuat rangkaian berikut pada software simulasi dan membuat tabel kebenarannya. Menurut saudara rangkaian logika apakah gambar di bawah ini. Gambar 5.2 Rangkaian permasalahan kedua. Program Studi Teknik Informatika Modul V-1 Praktikum Sistem Digital 2018 3. Membuat rangkaian register 4 bit menggunakan selain D flip-flop. 4. Membuat rangkaian register serial in parallel out dan tabel kebenarannya. 5.3. HASIL PERCOBAAN 1. Hasil percobaan permasalahan pertama. a. Rangkaian logika pada Gambar 5.1 merupakan rangkaian counter up sinkron. b. Membuat tabel kebenaran berdasarkan hasil simulasi. Tabel 5.1 Tabel kebenaran rangkaian counter up sinkron. QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 c. Membuat timing diagram berdasarkan Tabel 5.1. Gambar 5.3 Timing diagram 4 bit. Program Studi Teknik Informatika Modul V-2 Praktikum Sistem Digital 2018 2. Hasil percobaan permasalahan kedua. Membuat rangkaian pada software simulasi dan tabel kebenarannya. Gambar 5.4 Rangkaian SISO. Tabel 5.2 Tabel kebenaran rangkaian SISO. Clock Input Q1 Q2 Q3 Q4 0 0 0 0 0 0 1 1 1 0 0 0 2 0 0 1 0 0 3 1 1 0 1 0 4 1 1 0 0 1 3. Hasil percobaan permasalahan ketiga. Gambar 5.5 Rangkaian register 4 bit menggunakan JK flip-flop. Program Studi Teknik Informatika Modul V-3 Praktikum Sistem Digital 2018 4. Hasil percobaan permasalahan keempat. Gambar 5.6 Rangkaian SIPO. Tabel 5.3 Tabel kebenaran rangkaian SIPO. Clock Input Q0 Q1 Q2 Q3 A B C D 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 2 1 1 1 0 0 0 0 0 0 3 0 0 1 1 0 0 0 0 0 4 1 1 0 1 1 0 0 0 0 1 0 1 1 1 0 1 1 5.4. PEMBAHASAN Pada percobaan pertama, dapat diketahui bahwa rangkaian pada Gambar 5.1 merupakan rangkaian counter up sinkron yang telah dibuktikan melalui hasil simulasi dari angka yang ditampilkan 7 segment yaitu menghitung naik dari 0 hingga F (15). Sesuai dengan prinsip kerja counter yaitu mencacah clock dari 0 hingga 2n – 1, dimana n merupakan jumlah bit [1]. Berdasarkan hasil simulasi tersebut, dapat dibuat tabel kebenarannya seperti pada Tabel 5.1 yang kemudian dapat dibuat timing diagram-nya berdasarkan Tabel 5.1 tersebut sebagaimana Gambar 5.3. Pada percobaan kedua, membuat rangkaian seperti Gambar 5.2 pada software simulasi dan didapatkan tabel kebenarannya sebagaimana Tabel 5.2. Rangkaian tersebut merupakan rangkaian register SISO (Serial In Serial Out) karena pada rangkaian tersebut memiliki jalur input dan output yang saling terhubung satu sama Program Studi Teknik Informatika Modul V-4 Praktikum Sistem Digital 2018 lain. Sesuai Gambar 5.2, input flip-flop pertama berasal dari output flip-flop keempat, dimana input J berasal dari output Q’ dan input K berasal dari output Q. Kemudian untuk input flip-flop kedua berasal dari output flip-flop pertama langsung secara garis lurus, dimana input J berasal dari output Q dan input K berasal dari output Q’. Begitu pun flip-flop ketiga dan keempat. Jadi, hanya input flip-flop pertama yang menerima output secara silang. Pada percobaan ketiga, untuk merancang register tidak hanya dapat menggunakan rangkaian D flip-flop saja tetapi juga dapat menggunakan rangkaian JK flip-flop [2]. Gambar 5.5 merupakan rangkaian register 4 bit yang menggunakan JK flip-flop yang juga merupakan register PIPO (Paralel In Pararel Out) karena datanya masuk dan keluar secara serentak dalam satu proses pada flip-flop pertama hingga flip-flop keempat. Pada percobaan keempat, membuat register SIPO (Serial In Paralel Out) sebagaimana Gambar 5.6. Rangkaian register SIPO merupakan rangkaian yang datanya masuk secara berurutan atau satu per satu dan keluar secara serentak. Pembuatan rangkaian ini hampir sama dengan pembuatan rangkaian SISO pada Gambar 5.2. Yang membedakannya adalah jalur hubung antar flip-flop. Pada rangkaian register SIPO, tiap jalur output yang satu akan masuk pada input setelahnya yang dilakukan secara silang. Jadi, input flip-flop pertama berasal dari output flip-flop keempat, dimana input J berasal dari output Q’ dan input K berasal dari output Q. Begitu pun flip-flop kedua hingga seterusnya. 5.5. KESIMPULAN Berdasarkan percobaan yang dilakukan pada modul ini, dapat disimpulkan bahwa: 1. Counter merupakan sekumpulan flip-flop yang digunakan untuk mencacah clock dari 0 hingga 2n – 1. 2. Rangkaian register SISO memiliki jalur masuk dan keluar yang berurutan dan terhubung satu sama lain. 3. Register dapat dirancang dengan menggunakan D flip-flop dan JK flip-flop. 4. Rangkaian register SIPO merupakan rangkaian yang datanya masuk secara berurutan dan keluar secara serempak. Program Studi Teknik Informatika Modul V-5 Praktikum Sistem Digital 2018 5.6. REFERENSI [1] Ibrahim, KF, Teknik Digital. Yogyakarta: ANDY, 1991. [2] Setiawan, Wawan, Pengantar Sistem Digital. Bandung: Media Asri Pratama, 2010. Program Studi Teknik Informatika Modul V-6