LSI Logic Design Chapter 2

Machine Translated by Google
THIẾT KẾ LOGIC LSI
CHƯƠNG 2
Các phần tử logic và tín hiệu điện tử
trên silicon
28/04/2020 PHẠM
TƯỜNG HẢI PHÒNG ĐÁNH
GIÁ CHẤT LƯỢNG & ĐÀO TẠO CÔNG TY TNHH RENESAS DESIGN VIỆT NAM
CÔNG TY CỔ PHẦN ĐIỆN TỬ RENESAS

CHƯƠNG 2. Phần tử logic và tín hiệu điện tử trên Silicon
2.1. Logic kỹ thuật số và mạch CMOS.
2.2. Cổng logic trên Silicon.
2.3. Truyền tín hiệu điện tử trên Silicon.
2.4. Vấn đề với tín hiệu điện tử.
Trang 2
2.1 Mạch logic kỹ thuật số và CMOS
Trang 3
Các thiết bị được triển khai trong LSI
bóng bán dẫn MOS Làm khô hạn Làm khô hạn
Được sử dụng rộng rãi nhờ các Cổng Cổng
đặc tính của tốc độ cao, điện áp

Nguồn Nguồn
thấp và tích hợp cao.
nMOS pMOS
nhà sưu tập nhà sưu tập

Transistor lưỡng cực
Căn cứ Căn cứ
Được sử dụng trong các
ứng dụng RF và analog nhờ khả bộ phát Bộ phát
năng truyền động cao. npn pnp
thiết bị khác cực dương
Điốt, điện trở, tụ điện, v.v.
cực âm
MOS: Chất bán dẫn oxit kim loại
Trang 4
Chất bán dẫn là gì?
Chất bán dẫn là vật liệu hoạt động giữa chất dẫn điện và chất cách điện.
Ở nhiệt độ phòng, chất bán dẫn có độ dẫn điện cao hơn chất cách điện, nhưng thấp hơn chất dẫn
điện.
Ở nhiệt độ rất thấp, chất bán dẫn tinh khiết hoặc nội tại hoạt động giống như chất cách điện.
Ở nhiệt độ cao hơn hoặc dưới ánh sáng, chất bán dẫn tinh khiết hoặc nội
tại có thể trở nên dẫn điện.
Việc bổ sung tạp chất vào chất bán dẫn tinh khiết cũng có thể làm tăng độ dẫn điện của nó.
Trang 5
Chất bán dẫn là gì?
a) Electron của dây dẫn (Cu, Al) không bị ràng buộc nguyên tử
b) Electron bán dẫn (Si, Ge, GaAs) liên kết lỏng lẻo với
Vật liệu được nhóm theo
nguyên tử 3 loại trong điện trở
suất
c) Electron cách điện (SiO2, SiN) liên kết chặt với nguyên tử
Một
b c
Nhạc trưởng chất bán dẫn chất cách điện
10-6 10-4 10-2 1 102 104 106 108 1010 1012 1014 1016 1018
ρ Ω·cm
Nội tại
Và
Cu, Al, W, CoSi2 Ge GaAs SiO2, Si3N4
Tấm wafer 10Ω Si
Trang 6
Chất bán dẫn bên trong và bên ngoài
Nhóm III IV V
chất bán dẫn nội tại 5 6 7
Bán dẫn hoàn hảo không lẫn tạp chất B 13 C14 Thứ 15
Đặc điểm của nó đến từ chính chất bán dẫn P

Al 31 Và 32
33
Đây
-
địa BẰNG
chất bán dẫn bên ngoài
Một chất bán dẫn mà tạp chất được pha tạp

-
Một số đặc điểm của nó đến từ tạp chất pha tạp
- - -
-- + - -
- - -
-
Trang 7
Silicon loại P - Chất nhận
Rất dễ dàng cho một điện tử từ một gần đó

Liên kết silicon với silicon rơi vào lỗ này và
- - -
di chuyển lỗ ra khỏi lỗ một cách hiệu quả
- - -
nguyên tử boron -
Si14+
-
Si14+
-
Si14+
- - - - - -
- - -
Vì nguyên tử Boron sẽ chấp nhận một điện tử,
B5+
Si14+ Si14+
- - -
Boron và các nguyên tố khác thuộc Nhóm III (B, - - - - - -
- - -
Ga) được gọi là chất chấp nhận Si14+ Si14+ Si14+
- - -
- - -
Silicon với chất nhận được gọi là loại P

Silicon, vì các lỗ “dương” được tạo ra và đóng
góp dòng điện
Trang 8
Silicon loại N - Donor
Nếu một nguyên tử nhóm V, chẳng hạn như Phốt pho, được đưa
vào mạng tinh thể Silic , nó sẽ có thêm một điện tử và
có thể dễ dàng tách ra, trở thành điện tử dẫn
Phốt pho được gọi là một nhà tài trợ, vì nó tặng một điện tử - - -
cho dải dẫn. - - -
Si14+ Si14+ Si14+
Nhà tài trợ khác là Như - - -
- - - - - - -
- - -
Si14+ P15+ Si14+
- - -
Silicon với nhà tài trợ được gọi là loại N
- - - - - -
Silicon, vì các điện tử “âm” được tạo ra - - -
Si14+ Si14+ Si14+
và đóng góp vào dòng điện - - -
- - -
Trang 9
Tính chất của silic và oxit silic
Trang 10
Tụ điện MOS
Oxit (chất cách điện) Kim loại* (điện cực cổng)
Chất bán dẫn (chất nền)
*
kim loại thực tế hoặc polysilicon pha tạp nặng
Trang 11
Hành vi của tụ điện MOS
sự tích cạn kiệt đảo ngược
vg<0V Vg>>0V điện cực cổng

Vg>0V
cổng cách điện

- - - - - - - - - - - -
t t
Z Z Z chất nền silicon

b B+ + + + - - - B+ + + + - - -
(loại P)
sự tích cạn kiệt đảo ngược
điện dung
t bán tại.
C = x t … 10nm
(a: hằng số) C… pF
điện áp cổng
Trang 12
MOSFET
*** ***
Tập trung vào bóng bán dẫn kênh n
Cổng
<Biểu tượng>
cổng cách điện
Cổng
Nguồn Làm khô hạn điện cực
Làm khô hạn
điện cực
TRONG
Nguồn
điện cực
+
+
L
Kênh
Chất nền P
L: chiều dài kênh
W: chiều rộng kênh
N+: silicon pha tạp nhiều
FET: Transistor hiệu ứng trường
= điện trở thấp
Trang 13
Hoạt động của MOSFET kênh N (1)

- Đặc điểm cổng
Nhận dạng
ampe kế Vd (ví dụ: 1,2V)
giám đốc điều hành > 0

Vg (0V)
0
vôn kế
(Id)
Dòng
xả
g
Phép ngoại suy điện áp ngưỡng S Đ.

(Vth)
Cổng điện áp Vg
Vùng dưới ngưỡng (0£Vg£Vth)
Id = 0 (gần như)
Trang 14

Nhận dạng
giám đốc điều hành > 0 Vg (<Vth)

0
vôn kế
(Id)
Dòng
xả
g
Điện áp ngưỡng (Vth) S Đ.
Khi Vg<Vth thì dòng điện gọi là dòng điện dưới

ngưỡng. Đây là một trong những dòng điện rò rỉ.
Trang 15

Nhận dạng
ngưỡng phụ (đảo ngược yếu) ampe kế Vd (ví dụ: 1,2V)
giám đốc điều hành > 0 Vg (=Vth)
Bình thường
vôn kế
(đảo ngược mạnh)
(Id)
Dòng
xả
g
điện áp ngưỡng (Vth) S Đ.
bán tại.
Vth: bậc 1/10 V

Id : thứ tự của nA
Trang 16

Nhận dạng

Vg (>Vth)
0
vôn kế
(Id)
Dòng
xả
g
Trang 17

Nhận dạng

Vg (>>Vth)
0
vôn kế
(Id)
Dòng
xả
g
Trang 18

- Đặc tính thoát nước
Nhận dạng
CEO
ampe kế
tuyến tính bão hòa

vg4 0
Vg
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1
Vg<Vth
Điện áp xả Vd
Ngay cả khi Vd>0, không có dòng

điện (ngoại trừ rò rỉ) khi Vg<Vth.
Trang 19

Nhận dạng
CEO
ampe kế

vg4 Vg 0
(=Vg3)
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1
Vg<Vth
Điện áp xả Vd
Áp dụng Vg=Vg3 và xem điều gì xảy ra.
Trang 20

Nhận dạng
CEO
ampe kế

vg4 Vg 0
(=Vg3)
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1
Vg<Vth
Điện áp xả Vd
Trang 21

Nhận dạng
CEO
ampe kế

vg4 Vg 0
(=Vg3)
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1
Vg<Vth
Điện áp xả Vd
Trang 22

Nhận dạng
CEO
ampe kế

vg4 Vg 0
(=Vg3)
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1
Vg<Vth
Điện áp xả Vd
Khi Vd=Vg-Vth, nó được gọi là “điểm ngắt”.
Trang 23

Nhận dạng
CEO
ampe kế

vg4 0
Vg
(=Vg3)
vôn kế
Vg3
g
dòng
xả
Id
Vg2 S Đ.
Vg1 Leff
Vg<Vth
Điện áp xả Vd
Sau khi ngắt, dòng điện trở nên không đổi.

Các electron bị thu hút bởi trường thoát và chảy qua vùng
cạn kiệt.
Trang 24
Đặc điểm hiện tại của MOSFET (Tổng hợp)

<Công thức cơ bản của dòng xả>
bn {Vd(Vg-Vthn) - Vd2/2 } bn = µCox W/L

tử µ: Độ linh động của điện
(Vùng tuyến
tính 0£ Vd £ Vg-Vthn) Cox: Điện dung cổng trên một đơn vị diện tích
ID = W: Chiều rộng cổng
tỷ (Vg-Vthn)2 /2 L: chiều dài cổng
(Vùng bão hòa Vthn : Điện áp ngưỡng của NMOS

Vd > Vg-Vthn)
(điện áp cổng cần thiết để BẬT bóng bán dẫn)
<Đặc tính của dòng xả>
Vg = 1,2V
Nhận dạng
vùng tuyến tính
(Vùng ba cực)
Dòng xả tại Vg = Vd = Vdd được
Vthn
Vg-
Vd
= vùng bão gọi là
0,9V hòa Điều kiện bão hòa:
Vss - Vth > 0
vg < 0,4V Vds > Vgs - Vth

0,6V
0 CEO 1.2V
Trang 25
Hoạt động của Transitor nMOS

0V <Đặc tính của dòng xả>
Cổng nguồn 0®1,5V
0V
Làm khô hạn
n+ n+ id
(VSS)
điện
áp
bão hòa
Dòng điện không chảy
p-giếng
Cổng
0,5V
0®1,5V
0V 0 0
Vd 1,5
n+ n+ <Công thức dòng xả>
p-giếng
Kênh được tạo và dòng điện
bn {Vd×(Vg-Vthn)-
bắt đầu chảy
Vd2/2} (khi 0£Vd£Vg-Vthn)
1,5V id =
0®1,5V bn (Vgs-Vthn)2/2
0V
(khi Vd>Vg-Vthn)
n+ n+ bn: hệ số tỷ lệ
Vthn: điện áp ngưỡng (điện áp cổng cần
Kênh mở rộng và tăng hiện
p-giếng thiết để BẬT bóng bán dẫn)
tại
Trang 26
Hoạt động của Transitor pMOS

1,5V
Nguồn
Cổng 1,5"0V
1,5V <Đặc điểm hiện tại> 3
Làm khô hạn
1 p+ p+
Vss|)
cổng
Điện
(|
áp bão hòa
n-tốt Dòng điện không chảy
-id
1.0V 2
1,5"0V 1
1,5V
0 0
2
Vds+1,5 1,5
p+ p+
<Công thức dòng điện>
n-tốt Dòng điện bắt đầu chảy khi kênh được
tạo
- bp{Vd×(Vg-Vthp)-Vd2/2}
0V
ID (khi Vg-Vthp £Vd £0) -
1,5 0V
1,5V bp(Vgs-Vthp)2/2
(khi Vds<Vgs-Vthp)
3 p+ p+ bp : hệ số tỷ lệ
n-tốt Kênh mở rộng và tăng hiện tại Vthp: điện áp ngưỡng (điện áp cổng cần
thiết để BẬT bóng bán dẫn)
Trang 27
Cấu tạo Transistor CMOS
bóng bán dẫn pMOS bóng bán dẫn nMOS
Cổng Cổng
Nguồn Làm khô hạn Làm khô hạn Nguồn
p+ p+ n+ n+
chất nền chất nền
oxit cổng loại n (n oxit cổng loại p (p- )
- ) (n-well) (p-well)
Vật liệu đế Si (điện trở suất lớn)
MOS: Chất bán dẫn oxit kim loại
CMOS: Bổ sung MOS
Trang 28
2.2 Cổng logic trên Silicon
Trang 29
biến tần
<Cấu trúc biến tần CMOS>
Đầu ra đầu vào

Nguồn cấp
Nguồn cấp
GND VDD (1.5V)
(1,5V) mạch
sơ đồ
=
Cổng Cổng
p+ p+ n+ n+ Đầu vào đầu ra
Nguồn Làm khô hạn Làm khô hạn Nguồn
-well p-giếng
n pMOS nMOS
GND
Mạch logic đơn giản nhất với một cặp bóng bán
dẫn pMOS và nMOS
Trang 30
Mạch logic trên chip Silicon

biến tần
< Mạch
Nguồn điện VDD
(1.5V)
(Vin)
Điện
vào
đầu
áp Ids)
Dòng
(-
xả
<Ký hiệu ô>
đến Vút
Sơ đồ>
pMOS
0 0 1,5
Điện áp xả +1.5 ( Vout)
Điện Điện áp <Mẫu bố cục>
áp đầu vào đầu ra VDD
(đến) (Vắng)
(Ids)
Dòng
xả
(Rượu)
điện
áp
nMOS
GND vào
Đầu
MỘT
Vút
0 0
1.5 Điện áp xả (Vout)
đấu với
Các đặc tính của biến tần được xác định bởi các đặc tính hiện tại của cả hai bóng bán dẫn.
Trang 31
Cổng logic
• 2 đầu vào NAND (O=A B) • 2 đầu vào CŨNG KHÔNG (O=A+B) • Cổng tổ hợp (O=A B+C)
MỘT
MỘT MỘT
Ô Ô b Ô
b b C
MỘT
Ô
b MỘT
MỘT Ô
Ô
b
b
C
§ Với cấu hình bóng bán dẫn bổ sung , tất cả các mạch logic đều có thể được thực hiện. § Về cơ
bản hoạt động bổ trợ của chúng tương tự như hoạt động của biến tần.
Trang 32
Dép tông
nguyên lý hoạt động
cái đồng hồ LP1 cái đồng hồ LP2
?
Đ. Đ. ?
G1 G2 1. Cổng G1 BẬT trong khi đồng hồ vẫn
ở mức thấp và dữ liệu D được đưa

cái đồng hồ
vào vòng lặp LP1.
cài đặt
thời gian (D) Đ.
Đ. Đ. 2. Khi đồng hồ tăng, G1 TẮT và G2
BẬT để truyền dữ liệu D vào vòng
LP2 tiếp theo.
giữ
thời gian
Đ. 3. Khi đồng hồ xuống thấp, G2 là

Đ.
TẮT và LP2 giữ dữ liệu của nó D.
Lưu ý Đầu ra FF không được xác định cho đến khi bất kỳ giá trị nào được đặt từ bên
ngoài theo quan điểm mô phỏng logic. Cần đặc biệt quan tâm sau khi bật nguồn.
Trang 33
Dép tông
Trạng thái siêu ổn định (Metastable)
- Việc đặt điện áp ngưỡng logic (VLT) của mỗi CỔNG ở cùng một mức là rất quan trọng để
đảm bảo biên nhiễu: VLT = 1/2 VDD.
- Nhưng vấn đề lớn trong FLIP FLOPs.
VLTK VLTK
ĐẾN VỪA
- Khi VIN đầu vào được giữ ở VLT và sau đó cổng trở thành TẮT, flip flop MIGHT có
thể giữ mức này trong khoảng thời gian không thể đoán trước.
- Nhưng trên thực tế, khi nhiễu cộng nhỏ được áp dụng cho nút bên trái của vòng
lặp, VOUT theo đó trở thành 0. Trong trường hợp trừ, Vout chuyển sang 1.
- Hành vi của VOUT không thể dự đoán được tùy thuộc vào mức độ tiếng ồn:
di căn.
<trường hợp giả định>
Trang 34
Dép tông
Trạng thái siêu ổn định (Metastable)
<trường hợp thực tế> Khi sườn xuống của IN và sườn lên của CLK
rất gần nhau, điện áp ở vòng biến tần trong
FF trở nên gần với VLT tùy thuộc vào thời
TRONG NGOÀI
gian của IN.
CLK
Hành vi thành công là không thể đoán trước.
FF
TRONG
NGOÀI có thể là phụ thuộc
vào nhiều nguyên nhân

~VLT hoặc ~VLT
CLK
Hiện tượng này chắc chắn xảy ra khi IN không đồng bộ với CLK. OUT phải được
cảm nhận ít nhất một chu kỳ xung nhịp sau khi cạnh tăng CLK được lấy nét.
Trang 35
Thiết kế SoC và trò chơi ghép hình
§ Trò chơi ghép

hình: lắp ghép toàn bộ bức
tranh từ nhiều mảnh ghép lồng vào nhau.
§ Thiết kế SoC:
lắp ráp toàn bộ chip từ các
thành phần (ô) trong thư viện
1. Thư viện ô logic
mạch, đặt và định tuyến
chúng để chúng hoạt động hài 2. Thư viện bộ nhớ
hòa.
3. Thư viện mạch tương tự
Trang 36
Thư viện mạch trên SoC

1. Thư viện cell logic -
Cell nguyên thủy (Inverter, Buffer, NAND, NOR, FF,...)
- Đường dẫn dữ liệu (Đơn vị thực thi, bộ chọn, độ rộng nhiều bit)
- Bộ đệm đồng hồ
- Mạch điều khiển công suất (Công tắc nguồn, Bộ điều khiển phân cực cơ chất)
2. Thư viện bộ nhớ -
Register File -
RAM (Random Access Memory)
- ROM (Bộ nhớ chỉ đọc)
3. Thư viện mạch Analog - IO
(Input and Output Buffer, Level Shifter)
- PLL (Vòng khóa theo giai đoạn)
- ADC (Bộ chuyển đổi tương tự sang số)
- RF (Mạch tần số vô tuyến)
- PA (Bộ khuếch đại công suất)
Trang 37
2.3 Truyền tín hiệu điện tử trên

Silicon
Trang 38
hệ thống dây điện lý tưởng Hệ thống dây điện thực tế trên silicon
Điện trở(R) = 0 R 0
Không suy giảm tín hiệu. Điện áp giảm theo dòng điện.
Sự tiêu thụ năng lượng.
Điện dung(C) = 0
C 0
Điện áp có thể thay đổi cùng một lúc
Điện áp không thể nhảy lên hoặc xuống
Phản ứng (L) = 0 L 0
Dòng điện có thể thay đổi cùng một lúc Dòng điện không thể nhảy lên hoặc nhảy xuống.
r = 0
C = 0, L = 0
dây lý tưởng Mô hình mạch
Trang 39
Ảnh hưởng của R, C và L
Điện áp giảm bởi R

IR giảm
tác dụng của R
Độ trễ tăng và giảm
Độ trễ dây
tác dụng của C
dao động,
Độ trễ tăng
tác dụng của L
quá
bắn Dạng sóng
thực tế phức tạp
đổ chuông
hơn.
Trì hoãn
Trang 40
định nghĩa độ trễ

đến
Độ trễ logic thông qua một cổng được mô tả thuận tiện bằng thời
gian trễ lan truyền, tp. Đây là thời gian trung bình cần thiết VDD
để đầu ra đáp ứng với sự thay đổi trạng thái logic đầu vào:
VDD/ 2
tp = ½ (tpHL+tpLH)
Thời gian
bảo hiểm xã hội
Độ trễ lan truyền giảm (tpHL): Thời

gian để đầu ra giảm 50% so với VDD tham chiếu đến đầu vào TPHL TPLH
Vút
thay đổi 50% so với VDD.
VDD
90%VĐ
Độ trễ lan truyền tăng (tpLH):
Thời gian để đầu ra tăng 50% của VDD tham chiếu đến đầu vào VDD/2
thay đổi 50% của VDD
10%VĐ Thời gian
Fall time bảo hiểm xã hội
(tf): Thời gian để ngõ ra giảm từ mức logic “1” xuống mức “0”. tf tr
Mức logic: -
Thời gian tăng
Mức “0”: từ VSS đến 10% VDD; - Mức
(tr): Thời gian để ngõ ra tăng từ mức logic “0” lên mức “1”.
“1”: từ 90% VDD đến VDD.
Trang 41
Sạc và Xả
VDD (1.2V) VDD (1.2V)
sạc lên
1,2®0V 0®1.2V 0®1.2V Phóng điện 1,2®0V
CL CL
GND GND
Thời gian tăng và thời gian giảm: thời gian cần thiết để nạp hoặc xả tụ điện tải.
Điện dung tải lớn dẫn đến độ trễ lớn.
Trang 42
Thời gian tăng - Trì hoãn sạc
Nguồn
cấp
u Dòng điện chạy khi pMOS BẬT,
(VĐĐ)
Là= |Ids|
= ( bp/2) (VDD - |Vthp|)2
u Điện tích cần nạp

VDD®0V sạc lên 0®VDD
Q = CL VDD
CL
Thời gian tăng là:
GND
tr = Q/|Ids|
Lưu ý: Giả sử ở trạng thái ban đầu, CL CL VDD

được xả hoàn toàn về 0V
=
( bp/2) (VDD-|Vthp|)2
Trang 43
Thời gian mùa thu - Trì hoãn xuất viện
t Dòng điện chạy khi nMOS BẬT,

(VĐĐ)
Id= (tỷ/2) (VDD-Vthn)2
t Điện tích được xả

0VàVDD VDDà0V Q = CL VDD
phóng điện
CL
Thời gian mùa thu là:
GND tf = Q/Ids
CL·VDD
Ghi chú: Giả sử ở trạng thái ban đầu, CL là =
nạp đầy vào VDD (tỷ/2) (VDD-Vthn)2
Trang 44
Tóm tắt thời gian trễ
CL VDD
: thời gian tăng
(bp/2) (VDD-|Vthp|)2
Thời gian trễ =
CL VDD
: giảm thời gian
(tỷ/2) (VDD-Vthn)2
u Nhanh hơn, nếu chiều dài cổng L ngắn hơn

b = µ*Cox*W/L
u Nhanh hơn, nếu chiều rộng cổng W rộng hơn
Tính di động Công suất của oxit cổng trên một đơn
vị diện tích
Trang 45
2.4 Sự cố với tín hiệu điện tử
Trang 46
Độ trễ cổng & Độ trễ dây
Đầu vào Đầu vào
đầu ra đầu ra độ trễ cổng
lý tưởng Đầu vào/đầu ra không thể thay đổi cùng một lúc.
Đầu vào đầu ra
Các biện pháp giảm độ trễ

Công suất của hệ thống - Giảm sức đề kháng
dây điện đến cổng
- Giảm điện dung
tiếp theo
- Động lực lớn hơn
Trang 47
Nghiêng
Đối với tín hiệu nhiều

nghiêng hơn 1 bit, độ lệch luôn
là một vấn đề lớn.
Tín hiệu đồng hồ sẽ luôn bị

Nhập tất cả Đến mỗi điểm đến vấn đề lệch.
các tín vào những thời
hiệu cùng điểm khác nhau.
một lúc.
Các dòng này có các
đặc tính điện (R, C, Đồng hồ
L) khác nhau.
Đồng hồ lệch
Skew gây khó khăn trong việc đấu dây các dây đồng hồ, đặc biệt là ở
dải tần số cao hơn và hạn chế tốc độ đồng hồ.
Trang 48
Nguy hiểm & trục trặc
Nguy hiểm là một vấn đề gây ra bởi sự khác biệt nhỏ về thời gian giữa một số tín hiệu.
X Cao Thấp
X VỚI
VÀ Thấp
Cao
VÀ Thấp
VỚI Thấp
X X
VÀ VÀ
Về mặt logic Z có
Z phải thể trở thành 1 cho
VỚI
Z
luôn bằng 0 thời gian ngắn
tĩnh MỘT mối nguy hiểm
(trục trặc sắp xảy ra)

nguy hiểm tĩnh
tĩnh KHÔNG nguy hiểm

nguy hiểm
(trục trặc cao) nguy
hiểm động (nguy
hiểm dao động)
Trang 49
Làm thế nào để tránh nguy hiểm?
Rất khó để ngăn chặn nguy hiểm. Tuy nhiên, chúng ta có thể tránh sử dụng tín hiệu nguy
hiểm bằng cách chọn thời điểm sử dụng tín hiệu.
0 1
X
X VỚI
VÀ
VÀ 0 0
1 0 VỚI
Đầu ra sai Sau khi đủ thời

do nguy gian trôi qua, đầu
hiểm. ra phải đúng.
Để tránh nguy hiểm, đầu ra của logic tổ hợp phải được sử dụng sau khoảng
thời gian thích hợp đã trôi qua kể từ khi tín hiệu đầu vào trở nên ổn định.
Trang 50
Khi xử lý tín hiệu cạnh, bạn phải rất cẩn thận về nguy hiểm, vì
tín hiệu cạnh rất nhạy cảm với nguy hiểm.
Đặc biệt, tín hiệu đồng hồ rất nhạy cảm với nguy hiểm.
Đồng hồ đã
CLK CLK tăng trước 1 vòng do
nguy hiểm.
Điều này gây ra một vấn đề lớn. Tại sao??
Nguy cơ gây ra các vấn đề lớn dẫn đến sự cố của một hệ

thống. Thiết kế đồng bộ có thể giúp chúng ta thoát khỏi
những vấn đề này.
Để tránh nguy hiểm cho tín hiệu đồng hồ, không chèn bất kỳ logic tổ hợp nào vào dòng đồng hồ.
Trang 51
Sự tiêu thụ năng lượng
Điện năng ~ VI ~ VQ/T ~ V.CV/T ~ C.V2/T
C
~ f.C.V2
Công suất tiêu thụ của CMOS Các phím để giảm tiêu thụ điện năng.
<1> Làm cho điện áp hoạt động thấp

P ~ fCV2
<2> Giảm tần số hoạt động.
<3> Giảm điện dung, v.v.

động lực
Tiêu thụ điện năng hạn chế tốc độ hoạt động.

Tiêu thụ điện năng lớn gây khó khăn cho việc
thiết kế gói.
Tuy nhiên, dòng điện rò rỉ đang trở nên đáng kể, chúng tôi phải áp dụng chiến
lược tắt nguồn một phần để giảm điện năng đáng kể.
Trang 52
Điện ngắn mạch
Dòng điện ngắn

Đầu vào
mạch
Đầu vào
Ngoài
t
Dòng điện ngắn

mạch
Điện năng tiêu thụ do dòng điện ngắn mạch nhỏ hơn khoảng 10 đến
15% tổng điện năng tiêu thụ
Trang 53
rò rỉ hiện tại
Là B
Đầu vào
Ngoài
Igs Các thiết bị có dòng rò lớn không áp dụng cho các sản phẩm chạy
bằng pin.
(Rò rỉ cổng)
Kích thước cổng thu nhỏ và hoạt
động điện áp thấp
Nhạc trưởng chất cách điện
Chất cách điện cổng mỏng hơn
Sự gia tăng rò rỉ cổng bởi dòng điện
trong đường hầm
biện pháp truy cập Vật liệu K cao hằng số điện môi, hoặc
Tắt nguồn một phần hằng số điện môi
Trang 54
Độ bền của Flip-Flop
Vào1
trong 1 ra1 Nếu In được cho một giá trị, chẳng hạn như giá trị trung bình của điện
TRONG
Ngoài áp thấp và cao, thì Out sẽ không ổn định trong một khoảng thời gian
Đ. nào đó và chúng ta không thể biết giá trị cuối cùng sẽ là bao nhiêu.
ra2 vào2
Điều này được gọi là "tính di động".
Inv2
ra có thể là ít hơn 10 n giây

TRONG
hoặc
cái đồng hồ
Chúng tôi không thể dự đoán kết quả.
FF
TRONG Ngoài
Điều này có thể xảy ra khi tín hiệu đầu vào thay
đổi tại thời điểm xung đồng hồ.

cái đồng hồ
Trang 55
Trong nhiều trường hợp, có thể tránh được tính siêu bền bằng cách đảm bảo rằng các đầu vào được giữ cố
định trong các khoảng thời gian xác định trước và sau xung đồng hồ.
Giữ thời gian

Thiết lập thời gian
Nếu tín hiệu đầu vào thay đổi
cái đồng hồ trong thời gian Thiết lập và
Giữ, độ bền sẽ
TRONG xảy ra.
Dữ liệu đầu vào phải ổn
định trong giai đoạn này.
Trong thiết kế đồng bộ, bằng cách áp dụng STA, chúng ta
có thể tránh tính không ổn định của FF.
Thời gian cài đặt hoặc thời gian giữ thông thường nhỏ hơn 100 p giây.
Trang 56
Giá trị ban đầu không xác định của Flip-Flop
Chúng tôi không thể nói giá trị của FF ngay sau khi bật nguồn. (Còn SRAM thì sao?)
Tín hiệu đầu ra của FF phải được sử dụng sau trình

tự khởi tạo thích hợp.
Nhiều vấn đề gây ra bởi giá trị ban đầu không xác
định của FF đã xảy ra. Đặc biệt chú ý đến vấn đề
này bất cứ khi nào bạn sử dụng FF (hoặc SRAM).
Nếu một logic do bạn thiết kế sử dụng các giá trị ban đầu không xác định của FF theo cách mà
chúng gây ra hoạt động không mong muốn, điều đó có nghĩa là bạn đã triển khai một lỗi logic.
Trang 57
Quạt ra
Vcc
Nó không phải là số không.
Vcc
Do điện áp đầu ra giảm, nên có giới hạn (đầu
ra quạt) về số lượng mạch có thể được kết

đến Cao
nối với đầu ra.
Thấp
Chèn bộ đệm với

sự trợ giúp của
công cụ EDA.
Sự cố quạt ra gây ra sự cố của các mạch.
Các công cụ EDA có thể giúp chúng ta
tránh được vấn đề này. Phải được
sửa đổi.
Trang 58
Vì tải lớn hơn dẫn đến độ trễ lớn hơn như minh họa bên dưới, nên vấn đề quạt tắt cũng
liên quan đến tốc độ.
độ trễ nhỏ
độ trễ lớn
Đôi khi độ trễ của logic cổng N giai đoạn lớn hơn độ trễ có nhiều
cổng logic hơn nếu một số cổng có tải lớn hơn.
Trang 59
nảy đất
Không thể giữ điện
thế của đất bằng 0 khi có

dòng điện lớn ở lân cận.
Chia sẻ mặt đất với các tín hiệu khác
Một tín hiệu sai có thể được quan

sát thấy khi tiềm năng của mặt đất
bị rung chuyển bởi tín hiệu kia.
Thay đổi tín hiệu đồng thời và dội lại mặt đất
nảy đất
Phản xạ tiếp đất tạo ra tín hiệu sai trên một số đường tín hiệu,
do đó đôi khi gây ra sự cố cho thiết bị.
Trang 60
nói chuyện chéo
Khớp nối điện dung: Cảm ứng tĩnh điện

nói chuyện chéo
Khớp nối cảm ứng: Cảm ứng điện từ
Nạn nhân
Tín hiệu, khác với đầu vào, xuất

kẻ xâm lược
hiện ở đầu dây bên kia.
Giảm tính toàn vẹn .5 mm sẽ gây ra vấn

của tín hiệu IR Drop: Điện áp giảm tỷ lệ thuận
đề lớn
với dòng điện.
Nói chéo: Phát hiện tín hiệu sai

do ảnh hưởng của dây bên cạnh.
Nói chéo tạo ra tín hiệu sai trên một số đường tín hiệu, do đó đôi khi gây ra sự cố cho thiết bị.
Sự sụt giảm hồng ngoại tạo ra nguồn cung cấp điện không đủ cho một số
mạch nhất định trên silicon và hạn chế khả năng thu nhỏ và tần số hoạt động.
Trang 61
EMC/EMI
xung điện từ
Tín hiệu sai sẽ được quan

sát thấy do nhiễu điện từ.
xung điện từ EMI: Nhiễu điện từ
EMS: Tính bền vững điện từ

phát xạ điện từ
EMC: Tương thích điện từ
Nhiễu điện từ có thể tạo tín hiệu sai trên một số đường truyền
tín hiệu, do đó đôi khi gây ra sự cố cho thiết bị.
Việc tuân thủ các đường hướng dẫn EMC trở nên khó khăn khi tần suất
hoạt động của các thiết bị tăng cao.
Trang 62
Bức xạ từ gói và tia vũ trụ

nơtron
Ảnh hưởng của bức xạ neutron,
v.v., đang trở nên đáng +
- +
kể. +-
-
loại N
Bức xạ tia anpha, tia gamma
và nơtron
Sự cố bóng bán dẫn gây ra bởi bức xạ
Bộ nhớ quy mô lớn không thể tránh được vấn đề

này, do đó một số hệ thống sửa lỗi là cần thiết cho
bộ nhớ quy mô lớn như vậy.
Trang 63
Đặc điểm khác nhau của nMOS & pMOS
Tr. tf
Khi sức mạnh lái
pMOS
xe của n/p MOS là
Nói chung, nMOS
như nhau
có khả năng
điều khiển lớn hơn
nMOS Trường hợp N > P
Sự gia tăng trở nên nhẹ nhàng vì sức

mạnh điều khiển của pMOS yếu.
Việc giữ tỷ lệ bật/tắt chẳng hạn như đồng hồ ở mức 50% trở nên khó khăn.
Sự cố lệch đồng hồ có thể trở nên nghiêm

trọng khi chèn bộ đệm vào dòng đồng hồ.
Trang 64
di chuyển điện tử
Các nguyên tử của vật liệu dây dẫn, nhôm hoặc đồng, bị các điện tử
đẩy ra khỏi dây dẫn. Điều này đôi khi gây ra đứt dây.
dây nhôm vài năm sau
nguyên tử
nhôm văng ra phá vỡ
khỏi dây
Để tránh vấn đề này, chúng ta phải giữ

dòng điện tử mật độ dòng điện nhỏ hơn một số giới hạn.
Một số công cụ DA có thể đưa ra cảnh báo rằng có

thể có sự cố di chuyển điện tử.
Trang 65
Các vấn đề khác
Tăng chậm điện áp đầu quá dòng

Vcc
vào xung quanh Vth. không
thứ V
0 Chuông của điện áp tín hiệu sai

đầu vào xung quanh Vth.
1 0
Vcc
thứ V
Xung runt: xung hẹp không đạt đến mức
cao hoặc thấp hợp lệ
0
Trục trặc: một xung ngắn hơn mức

tối thiểu được chỉ định
Spike: một xung ngắn tương tự như trục trặc nhưng
thường gây ra bởi tiếng chuông hoặc cuộc nói chuyện chéo.
Trang 66
renesas.com

LSI Logic Design Chapter 2

Uploaded by

Copyright:

Available Formats

LSI Logic Design Chapter 2

Uploaded by

Document Information

Original Description:

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

LSI Logic Design Chapter 2

Uploaded by

Copyright:

Available Formats

Machine Translated by Google

THIẾT KẾ LOGIC LSI

TƯỜNG HẢI PHÒNG ĐÁNH

CÔNG TY CỔ PHẦN ĐIỆN TỬ RENESAS

CHƯƠNG 2. Phần tử logic và tín hiệu điện tử trên Silicon

2.1. Logic kỹ thuật số và mạch CMOS.

2.2. Cổng logic trên Silicon.

2.3. Truyền tín hiệu điện tử trên Silicon.

2.4. Vấn đề với tín hiệu điện tử.

2.1 Mạch logic kỹ thuật số và CMOS

Các thiết bị được triển khai trong LSI

Được sử dụng rộng rãi nhờ các Cổng Cổng

đặc tính của tốc độ cao, điện áp

nhà sưu tập nhà sưu tập

thiết bị khác cực dương

Điốt, điện trở, tụ điện, v.v.

MOS: Chất bán dẫn oxit kim loại

Chất bán dẫn là gì?

Chất bán dẫn là gì?

Tấm wafer 10Ω Si

Chất bán dẫn bên trong và bên ngoài

Đặc điểm của nó đến từ chính chất bán dẫn P

chất bán dẫn bên ngoài

Một chất bán dẫn mà tạp chất được pha tạp

Silicon loại P - Chất nhận

Rất dễ dàng cho một điện tử từ một gần đó

Boron và các nguyên tố khác thuộc Nhóm III (B, - - - - - -

Silicon với chất nhận được gọi là loại P

Silicon loại N - Donor

Tính chất của silic và oxit silic

Oxit (chất cách điện) Kim loại* (điện cực cổng)

Chất bán dẫn (chất nền)

Hành vi của tụ điện MOS

sự tích cạn kiệt đảo ngược

vg<0V Vg>>0V điện cực cổng

cổng cách điện

Z Z Z chất nền silicon

sự tích cạn kiệt đảo ngược

(a: hằng số) C… pF

Hoạt động của MOSFET kênh N (1)

ampe kế Vd (ví dụ: 1,2V)

giám đốc điều hành > 0

Phép ngoại suy điện áp ngưỡng S Đ.

Vùng dưới ngưỡng (0£Vg£Vth)

Hoạt động của MOSFET kênh N (2)

ampe kế Vd (ví dụ: 1,2V)

giám đốc điều hành > 0 Vg (<Vth)

Điện áp ngưỡng (Vth) S Đ.

Khi Vg<Vth thì dòng điện gọi là dòng điện dưới

Hoạt động của MOSFET kênh N (3)

ngưỡng phụ (đảo ngược yếu) ampe kế Vd (ví dụ: 1,2V)

giám đốc điều hành > 0 Vg (=Vth)

điện áp ngưỡng (Vth) S Đ.

Vth: bậc 1/10 V

Hoạt động của MOSFET kênh N (4)

ampe kế Vd (ví dụ: 1,2V)

giám đốc điều hành > 0

Điện áp ngưỡng (Vth) S Đ.