FUNDAMENTOS DEL DISEÑO

DE LÓGICA SECUENCIAL

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Un circuito lógico secuencial es aquel cuyas salidas no solo dependen de sus
entradas actuales, si no también de una secuencia de entradas anterior.
El estado de un circuito secuencial es una colección de variables de estado,
cuyos valores en cualquier momento contienen toda la información pasada
necesaria para establecer el comportamiento futuro del circuito.
Estabilidad: En la figura se muestra un circuito con lazo de realimentación,
lo que implica que debe satisfacerse la ecuación booleana.

z(t )  x(t ).z(t )

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Si la puerta tiene un retardo de propagación distinta a cero.

Z(t)=x(t-tpd) z(t-tpd)

Luego la señal de salida z(t) ya no es función de su valor actual, sino que

depende del valor anterior z(t-tpd) que puede ser distinto de z(t).

Metaestabilidad: La condición en la que una señal tiende de igual forma

hacia 0 y hacia 1 y por consiguiente a estar estacionaria en un valor
intermedio, se llama metaestabilidad.

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La metaestabilidad se puede producir cuando las entradas del biestable no
están sincronizadas con su reloj y no respetan los parámetros temporales
dados por el fabricante, en particular los tiempos de establecimiento
(tsetup) y mantenimiento (thold). Si el valor de las entradas cambia en el
tiempo dado por:
tsetup + thold el biestable puede quedar en estado metaestable.
Esto puede tener graves consecuencias, puesto que la salida ofrecida por
el biestable puede ser interpretada como H por unos componentes del
sistema y como L por otros, causando así un mal funcionamiento de
características impredecibles.

4
 metaestable

Una moneda tiene dos

posiciones estables sobre
sus caras, y una posición
metaestable sobre su
canto

estable estable

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Donde gi, hi, son funciones booleanas, que podemos escribir en notación
vectorial

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  Z1   X1  Y1 
Z 2   X 2 Y 2
Z   ; X   ; Y  
...  ...  ... 
     
 Zm  Xn  Yr 

Donde Zi, Xi, Yi son variables binarias.

Todos los vectores de la ecuación anterior dependen del tiempo.

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Tablas y Diagramas de Estados: La relación funcional existente entre la
entrada, la salida, el estado presente y el estado siguiente se muestran de
manera clara en la tabla de estados o en el diagrama de estados.

Y
x/z Estado
Siguiente
Entrada/Salida

Estado
Actual

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Tipos de circuitos secuenciales
Existen dos tipos de circuitos secuenciales:

1. Sincrónicos: Son sistemas cuyo comportamiento puede definirse a

partir del conocimiento de sus señales en instantes discretos de
tiempo.

2. Asincrónicos: Depende del orden que cambien las señales de entrada y

pueda ser afectadas en un instante dado de tiempo.

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El Reloj (Clock)

El Periodo (T): es el tamaño en tiempo de un ciclo.

La Frecuencia (f): es el inverso del periodo, 1/T y está dada en Hertz (Hz).

Ejemplo:
Una señal con frecuencia de 200 MHz, corresponde a una señal que
tenga un periodo de 5 ns.

En la mayoría de los sistemas sincrónicos, los cambios ocurren en las

transiciones donde la señal cambia de 0 a 1 ó de 1 a 0.

10
11
Circuito de reloj de 1 Hz

12
Consideraciones de Diseño:

13
Elementos Biestables: Tienen dos estados estables.
El elemento biestable es tan simple que no tiene entradas, y por lo tanto,
no hay manera de controlar o cambiar su estado. Cuando se le aplica por
primera vez energía al circuito, se queda aleatoriamente en uno a otro
estado y permanece ahí para siempre.

Q VE2 VS1
1 1 0
0 0 1

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Latch Set: Una vez puesto a “1”, el latch se queda en esa condición, así varíe la
entrada.

Latch Reset: Una vez puesto a “0”, el latch se queda en esa condición así varíe la
entrada.

15
Latch Set-Reset: Estructura NOR

16
Latch Set-Reset: Estructura NAND

17
Latch SR Sincronizado: Mediante una señal de control se inhibe los
cambios de estado de un Latch SR, y se activa la señal de control para
habilitar el Latch de modo que responda a los nuevos valores de S y R.

18
FLIP-FLOPS
Un flip-flop es una celda binaria capaz de almacenar un bit de información.
Tiene dos salidas, una para el valor normal y una para el valor
complementario.
La diferencia entre los diversos tipos de flip-flops está en el número de
entradas que posean y la manera en la cual las entradas afectan el estado
binario.

Tipos
Flip-Flop SR (Latch)
Flip-Flop D
Flip-Flop JK
Flip-Flop T

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En el mercado existen diversos tipos de biestables, que se clasifican de
acuerdo a su lógica de disparo y a su tipo de sincronismo. De este conjunto,
los de utilidad práctica se muestran en negrita en el cuadro siguiente:

20
Entradas Asíncronas.
SET

SET RESET FF J Q
Operación
1 1 Sincrónica CK
0 1 Q=1 SET
1 0 Q=0 CLEAR K Q
No se utiliza
0 0 AMBIGUA RESET

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Convenciones de Fabricantes de CHIPS.

Entrada SET Entrada RESET

Asincrónica Asincrónica
DC SET DC CLEAR
PRESET CLEAR
SET RESET
Sd (fijación directa) Cd (eliminación Directa)

Entradas asíncronas o prioritarias: Cuando se alimenta por primera vez un

biestable, el valor que aparece en la salida es aleatorio. Sin embargo los
circuitos digitales son deterministas, razón por la cual al arrancar un
circuito secuencial, todos los biestables deben tener un valor de inicio
concreto. Por tanto, los circuitos con biestables inicializan.

22
Tipos de entrada de Reloj:

23
Retardos de Propagación.

Existe una demora desde el

instante de señal aplicada
hasta el instante en que
realiza su cambio.
Frecuencia Máxima de
cronometraje
20 a 40 Mhz
Promedio de 20 Mhz.
FF 7440.
Tiempos de ALTO y BAJO.
Tiempo mínimo de CLK que
debe permanecer en BAJO.
Tiempo mínimo de CLK que
debe permanecer en ALTO.

24
Retardo Inercial: Si el pulso que se aplica a una compuerta física es muy
estrecho, normalmente de ancho tw comparable o menor que el valor tpd de
la compuerta, puede ocurrir que el pulso no pase por la compuerta, que se
debe a la inercia natural o resistencia al cambio de la compuerta, por tanto
el pulso de entrada requiere cierta energía mínima y cierto ancho mínimo,
para generar una respuesta en la compuerta.

25
Tiempo de Establecimiento – Set up Time (ts): Es el intervalo mínimo que
los niveles lógicos deben mantener constantes en las entradas (J-K, S-R, D
o T) antes que llegue el flanco de disparo de reloj, de modo que dichos
niveles sincronicen correctamente en el F/F. Este intervalo, para el caso
del tipo D, se muestra:

50%
D

50%
Ck

26
Tiempo de Mantenimiento – Hold Time (th): Es el intervalo mínimo en que
los niveles lógicos deben mantenerse constantes en las entradas, después
de que haya pasado el flanco de disparo de reloj, de modo dichos niveles
sincronicen correctamente el F/F, se ilustra para el caso del tipo D.

D
50%

50%
Ck

th

27
Debe existir una “ventana” temporal antes y después de la llegada del pulso
de reloj, durante la cual la entrada debe permanecer estable e inalterable
para que pueda ser reconocida.

28
NOTA: En general Q va a representar el estado actual de la salida,
mientras que Q* representará el estado siguiente.

Flip Flop S-R: Uno de los circuitos secuenciales mas básicos es el flip flop
S-R.

29
C SR Q Q* Comentario

0 0 0 0 0 Retención
0 0 0 1 1 Retención
0 0 1 0 0 Retención
0 0 1 1 1 Retención
0 1 0 0 0 Retención
0 1 0 1 1 Retención
0 1 1 0 0 Retención
0 1 1 1 1 Retención
1 0 0 0 0 Sin cambio
1 0 0 1 1 Sin cambio
1 0 1 0 0 Reset
1 0 1 1 0 Reset
1 1 0 0 1 Set
1 1 0 1 1 Set
1 1 1 0 X No permitido
1 1 1 1 X No permitido
30
Del mapa K se obtiene: Q* = CS + C’Q + R’Q

110

0XX,10X 0 1 0XX,1X0

101

Si C = 0 → Q* = Q.
Lo que significa que el estado presente se mantiene.

Si C = 1 → Q* = S + R’Q
Ecuación Característica del Latch SR.

31
Flip Flop J-K: Si aseguramos que las entradas S-R no estarán nunca las dos
en 1, el circuito se volvería estable. El flip flop modificado se denomina J-K
en honor de “Jack Kilby” inventor del circuito integrado.

32
C JK Q Q* Comentario

0 0 0 0 0 Retención
0 0 0 1 1 Retención
0 0 1 0 0 Retención
0 0 1 1 1 Retención
0 1 0 0 0 Retención
0 1 0 1 1 Retención
0 1 1 0 0 Retención
0 1 1 1 1 Retención
1 0 0 0 0 Sin cambio
1 0 0 1 1 Sin cambio
1 0 1 0 0 Reset
1 0 1 1 0 Reset
1 1 0 0 1 Set
1 1 0 1 1 Set
1 1 1 0 1 Negado
1 1 1 1 0 Negado
33
Del mapa K se obtiene: Q* = C’Q + CJQ’ + K’Q

Si C = 0 → Q* = Q.
Lo que significa que el estado presente se mantiene.

Si C = 1 → Q* = JQ’ + K’Q
Ecuación característica del FF JK.

34
Flip Flop D: Otra modificación del flip flop S-R, es el flip flop D. Este
retiene el valor de la entrada en cada pulso de reloj.

35
C D Q Q* Comentario

0 0 0 0 Retencion

0 0 1 1 Retencion

0 1 0 0 Retencion

0 1 1 1 Retencion

1 0 0 0 Almacena 0

1 0 1 0 Almacena 0

1 1 0 1 Almacena 1

1 1 1 1 Almacena 1

36
Del mapa se obtiene: Q* = CD + C’Q

Si C = 0 → Q* = Q.
Con lo que el estado presente se mantiene.

Si C = 1 → Q* = D
Ecuación característica del FF D.

37
Flip Flop T: Este flip flop se comporta reteniendo la entrada en cada
pulsación de reloj o en la modalidad toogle.

38
C T Q Q* Comentario

0 0 0 0 Retencion

0 0 1 1 Retencion

0 1 0 0 Retencion

0 1 1 1 Retencion

1 0 0 0 No cambia

1 0 1 1 No cambia

1 1 0 1 Complementa

1 1 1 0 Complementa

39
Del mapa se obtiene: Q* = C’Q + T’Q + CTQ’

Si C = 0 → Q* = Q.
Con lo que el estado presente se mantiene.

Si C = 1 → Q* = T’Q + TQ’ = TQ

Ecuación característica del FF T.

40
RESUMEN:

41
Símbolos con Entradas Asíncronas.

42