UNIVERSIDAD NACIONAL DE INGENIERÍA

FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES

GUIA DE LABORATORIO DE ELECTRONICA I – EE428

LABORATORIO N° 5

TRANSISTOR UNIPOLAR FET

I. OBJETIVO

 Estudiar las características de polarización de los transistores unipolares de efecto de campo -

FET,
 Determinar la operación del FET en señal alterna.
 Identificar los terminales, sistema de polarización, impedancia de entrada.

II. ASPECTOS GENERALES

Al transistor de efecto de campo se les abrevia como FET (Field Effect Transistor).
Tipos:
Transistor de Efecto de Campo de Unión: JFET (Junction Field Effect Transistor)
Transistor de Efecto de Campo Metal - Óxido - Semiconductor: MOSFET (Metal Oxide
Semiconductor Field Effect Transistor)
El transistor BJT es un dispositivo controlado por corriente, mientras que los transistores FET son
dispositivos controlados por tensión. En ambos casos, la corriente del circuito de salida es
controlada por un parámetro del circuito de entrada, en un caso el nivel de corriente y en el otro el
nivel de tensión aplicada.
Los transistores bipolares existen dos tipos npn y pnp, en los transistores de efecto de campo
se habla de transistores FETs de canal n y de canal p.
El FET tiene alta impedancia de entrada con niveles que pueden variar desde uno hasta varios
cientos de mega ohms, muy superiores al de los transistores bipolares que presentan
impedancias de entrada del orden de unos pocos Kohms. Esto proporciona a los FET una
posición de ventaja a la hora de ser utilizados en circuitos amplificadores.
Una característica importante de los FET es que se pueden comportar como si se tratasen de
resistencias o condensadores, lo que posibilita la realización de circuitos utilizando única y
exclusivamente transistores FET.
D D
G G

S S

Canal n Canal p

Curvas Características

Si juntamos ahora en una misma gráfica el efecto que sobre el funcionamiento del dispositivo
tienen ambas tensiones (VDS y VGS). Al representar la corriente de drenador en función de ambas
tensiones, aparecen las denominadas curvas características del transistor JFET.

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 1

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES

GUIA DE LABORATORIO DE ELECTRONICA I – EE428

En las curvas características de la Figura podemos distinguir 4 zonas de trabajo bien

diferenciadas:

 Zona de corte o de no conducción.

 Zona óhmica o de no saturación.
 Zona de saturación o de corriente constante.
 Zona de ruptura.

Zona óhmica o de no saturación.

Se da para valores de VDS inferiores al de saturación, es decir, VDS ≤ VGS - VGSoff Para
estos valores de tensión el canal se va estrechando de la parte del drenador, principalmente,
hasta llegar al estrangulamiento completo para VDSsat.
En esta zona el transistor se comporta aproximadamente como una resistencia variable controlada
por la tensión de puerta, sobre todo para valores pequeños de VDS, ya que a medida que nos
aproximamos al valor de VDSsat, y para cada valor de VGS se va perdiendo la linealidad debido al
estrechamiento del canal que se aproxima al cierre.

Zona de Corte o de no conducción.

Se corresponde con el eje horizontal de la gráfica. En esta zona la corriente ID = 0 con
independencia del valor VDS. Esto se da para valores de VGS ≤ VGSoff, donde el canal está
completamente cerrado.
Zona de Saturación o de corriente constante.
Esta zona se da para valores VDS > VDSsat . Ahora la corriente ID permanece invariante frente a
los cambios de VDS (suponiendo la hipótesis de canal largo) y sólo depende de la tensión VGS
aplicada.
________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 2

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES

GUIA DE LABORATORIO DE ELECTRONICA I – EE428

En esta zona el transistor se comporta como una fuente de corriente controlada por la
tensión de puerta VGS.
La relación entre la tensión VGS aplicada y la corriente ID que circula por el canalen esta zona
viene dada por la siguiente ecuación:

Para VDS < VDSsat el JFET se comporta como una resistencia variable con VGS.

Para VDS > VDSsat el JFET se comporta como una fuente de corriente controlable con VGS.

Zona de ruptura.
En un transistor JFET tenemos dos uniones p-n polarizadas en inversa, tanto más cuanto menor
sea el valor de VGS. Cuando una unión p-n la polarizamos en inversa, la zona de carga de espacio
aumenta. Sin embargo, esta tensión inversa no se puede aumentar indefinidamente, ya que si se
supera un determinado valor (tensión de ruptura, característico de cada unión y que suele ser
proporcionado por el fabricante en sus hojas de características) la unión se perfora,
produciéndose la ruptura del dispositivo.

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 3

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES

GUIA DE LABORATORIO DE ELECTRONICA I – EE428

En este caso las uniones p-n están sometidas a una mayor polarización inversa del lado del
drenador. Por tanto, el JFET entrará en ruptura cuando en la zona del drenador se supere la
tensión de ruptura de la unión, es decir, cuando V DG  Vr.
Teniendo en cuenta que VDS = VGS + VDG la ruptura se dará para VDSruptura ≥ VGS + Vr
Por ello a medida que VGS se hace más negativo, la tensión VDS para la que se produce la ruptura
será menor, lo que origina que en la zona de ruptura se crucen las líneas, como se observa.

Zona de ruptura. Las líneas correspondientes a los distintos valores de VGS se cruzan.

III. EQUIPOS Y MATERIALES

 Una computadora  Un Transistor JFET U310 o U312 (Canal N)

 Software de Simulación  Condensadores:0.1uf, 10uf, 500uf, 16V
 Acceso a Internet  Resistencias: 1MΩ ,33KΩ, 10KΩ, 5.6KΩ,
 Osciloscopio 3.3KΩ, 1KΩ
 Generador de Funciones  Fuente DC

IV. PREGUNTAS PARA EL INFORME PREVIO

1. Haga los cálculos teóricos y empleando el simulador ORCAD / Pspice o similar. Ajuste la
tensión y frecuencia del generador a los valores de la experiencia.
2. Simule el circuito y anote las tensiones y corrientes que se piden en el experimento.
3. Realizar los cálculos teóricos para completar la tabla
4. Con estos datos, hacer las gráficas solicitadas.
5. Investigue los parámetros a pequeña señal del JFET, gm y rDS

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 4

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
GUIA DE LABORATORIO DE ELECTRONICA I – EE428

V. PROCEDIMIENTO

1. Con la ayuda del manual o data sheet reconocer los terminales del FET. Dibujar su esquema
de pines y colocar sus datos:

RDS =
RGD =
RGS=

2. Armar el circuito de la figura 1.

V2 R1
12Vdc
2k

C2
D Salida
10uf
J1
G
C1 U312
Entrada
S +
10uf R4 Vo
VOFF = 0
V1 R2
R3
10k -
VAMPL = 50mV 1M C3
FREQ = 1KHz 1k
47uf

Fig. 1
3. Polarizar el circuito y medir los terminales del FET con respecto a tierra, evaluando el punto de
operación.

VD = VGS =

VDS = VG =

VS = ID =

4. Repetir el paso anterior para los valores de RD (R1) y RS indicados.

RS = 1 K RS = R 3= 3.3 K

RD = 3.3 K RD = 5.6K RD = 2 K RD = 5.6 K RD = 1 K

VD

VS

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 5

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
GUIA DE LABORATORIO DE ELECTRONICA I – EE428

5. Graficar las curvas de transferencia y las rectas de carga en cada caso.

Trazar las rectas de polarización y de carga indicando los puntos de operación logrados.
Evaluar por extrapolación IDss (Corriente de Drenaje de Saturación) y Vpo, así como la
transconductancia gm.

6. Aplicar una señal V1 de 50mV, 1Khz senoidal y medir la señal Vo a fin de determinar la
ganancia del transistor.

V0
Vo = AV 
Vi
7. Aumentar la amplitud de Vi hasta lograr una deformación de Vo y determinar la máxima
amplitud de la salida que se puede obtener sin distorsión.

Vo(máx.) sin distorsión = Vi (máx.) =

8. Retirar el condensador C3 y evaluar la ganancia, así como la máxima señal obtenible sin
distorsión.

AV  Vo (máx.) =

7.33448V

7.33446V

7.33444V

7.33442V
V(D)
50mV

0V

SEL>>
-50mV
0s 0.2ms 0.4ms 0.6ms 0.8ms 1.0ms 1.2ms 1.4ms 1.6ms 1.8ms 2.0ms 2.2ms 2.4ms 2.6ms 2.8ms 3.0ms
V(ENTRADA)
Time

Simulacion 1 - Forma de onda en la carga y en la entrada con C 3

9. Armar el circuito de la figura mostrada (fig. 2), hallar el punto Q y la ganancia de tensión.
Explicar las ventajas y desventajas que se logra.

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 6

Docente FIEE
 UNIVERSIDAD NACIONAL DE INGENIERÍA
FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
GUIA DE LABORATORIO DE ELECTRONICA I – EE428

C1 J1 C2
U312
10uf
0.1uf
R2

V1 R3 10k R1
VOFF = 0
VAMPL = 50mV V2 33k
FREQ = 1KHz 3.3k 10Vdc

Fig. 2

7.334452V

7.334448V

7.334444V

7.334440V
V(D)
50mV

0V

SEL>>
-50mV
0s 0.2ms 0.4ms 0.6ms 0.8ms 1.0ms 1.2ms 1.4ms 1.6ms 1.8ms 2.0ms 2.2ms 2.4ms 2.6ms 2.8ms 3.0ms
V(ENTRADA)
Time

Simulacion 2 - Forma de onda en la carga y en la entrada

VI. PREGUNTAS PARA EL INFORME FINAL

1. En una tabla compare los valores teóricos hallados en el informe previo con los valores
experimentales.
2. ¿Qué porcentaje de error hay entre los valores experimentales y los teóricos? ¿Cómo los
explica?

3. Capture la forma de onda de entrada (V1) y de la carga (Vo). ¿Qué relación de fases hay entre
ellas?
4. ¿Qué impedancia de entrada tiene el FET?
5. ¿Qué impedancia de salida tiene el FET?

VII. SIMULACIONES
Se muestran en el procedimiento.

Lima, junio 2021

________________________________________________________________________________________________________________________________________________________________________

Ing. Virginia Romero Fuentes 7

Docente FIEE