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    Ministère de l’Enseignement Supérieur et de la Recherche

    Scientifique

    École Supérieure en Sciences Appliquées-Alger

    Département du Second Cycle

    Système Numéique 02
    compte rendu du TP 02
    Description flot de données par des equations logiques

    27 Janvier 2021

    Réalisé Par

    BENFERHAT Thanina

    Année universitaire : 2020/2021


    Exercice 01 : L’additionneur complet
    1) Le tableau de vérité de l’additionneur complet :

    Ai Bi Ci−1 Ci Si
    0 0 0 0 0
    0 0 1 0 1
    0 1 0 0 1
    0 1 1 1 0
    1 0 0 0 1
    1 0 1 1 0
    1 1 0 1 0
    1 1 1 1 1
    2) Le code VHDL de l’additionneur complet
    with select when

    when else

    3) les chronogrammes :
    with select when

    when else

    commentaire
    - Les deux graphes donnent exactement les memes chronogrammes.
    - Les valeurs trouvée en simulation correspondent aux valeurs de la table de vérité.
    Exercice 02 : L’encodeur prioritaire 8 vers 3

    1
    ¤ Les entrées sont activées en état bas (low), et les sorties en état haut (high)
    1) La table de vérité de l’encodeur :
    E S2 S1 S0
    E0 0 0 0
    E1 0 0 1
    E2 0 1 0
    E3 0 1 1
    E4 1 0 0
    E5 1 0 1
    E6 1 1 0
    E7 1 1 1

    2) Le code VHDL :

    Les chronogrammes :

    commentaire
    Les chronogramme coincident avec les résultats donnés par la table de vérité de l’encodeur.
    Exercice 03 : Le Démultiplexeur 1 vers 8
    ¤ Les sorties sont désactivées en état bas (low)
    1) Table de vérité :

    S2 S1 S0 Out7 Out6 Out5 Out4 Out3 Out2 Out1 Out0


    0 0 0 0 0 0 0 0 0 0 E
    0 0 1 0 0 0 0 0 0 E 0
    0 1 0 0 0 0 0 0 E 0 0
    0 1 1 0 0 0 0 E 0 0 0
    1 0 0 0 0 0 E 0 0 0 0
    1 0 1 0 0 E 0 0 0 0 0
    1 1 0 0 E 0 0 0 0 0 0
    1 1 1 E 0 0 0 0 0 0 0

    Les équations logiques :

    Out7 = S0 .S1 .S2 .E


    Out6 = S0 .S1 .S2 .E
    Out5 = S0 .S1 .S2 .E
    Out4 = S0 .S1 .S2 .E
    Out3 = S0 .S1 .S2 .E

    2
    Out2 = S0 .S1 .S2 .E
    Out1 = S0 .S1 .S2 .E
    Out0 = S0 .S1 .S2 .E
    2) Le code VHDL proposé :

    Les chronogrammes :

    commentaire :
    Les chronogrammes correspondent aux résultats obtenus par la table de vérité.Le code est vérifié.
    Exercice 04 : Le transcodeur BCD vers 7 Segments
    ¤ Les entées de l’afficheur 7-segments sont activées en état bas (low).

    a
    d b
    c

    e f
    g

    Le code VHDL proposé :

    3
    Le chronogramme :

    commentaire :
    Les chronogrammes correspondent aux résultats attendus.Le code est vérifié.

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