Poly STI tc1 2021-2022

Département Electronique Electrotechnique Automatique
Equipe Électronique
Tronc Commun - UE STI
Cours STI tc1 Systèmes Électroniques
2021-2022
Unité d'Enseignement
Science et Technologie de l'Information
Systèmes Électroniques
Alberto Bosio, Frédéric Gaffiot, Cédric Marchand, David Navarro,

Hai Son Nguyen, Ian O'Connor, Pedro Rojo-Romeo
Equipe d'Enseignement d'Electronique
Département EEA, bâtiment F7
e-mail : ian.oconnor@ec-lyon.fr
Table des matières
1 PRE-REQUIS 1
1.1 ÉLECTRONIQUE ANALOGIQUE 1
1.1.1 GRANDEURS 1
1.1.2 IMPEDANCES 1
1.1.3 ALIMENTATIONS 3
1.1.4 MAILLES 6
1.1.5 APPROCHE QUADRIPOLAIRE 9
1.1.6 FILTRES LINEAIRES DU 1 ORDRE 16
1.1.7 AMPLIFICATEURS OPERATIONNELS (AOP) 17
1.2 ÉLECTRONIQUE NUMERIQUE ET LOGIQUE 18
1.2.1 CODAGE BINAIRE 18
1.2.2 CODAGE HEXADECIMAL 19
1.2.3 ALGEBRE DE BOOLE 19
2 INTRODUCTION À LA PHYSIQUE DES SEMICONDUCTEURS 21

2.1 THÉORIE SIMPLIFIÉE DE LA PHYSIQUE DES SEMICONDUCTEURS 21
2.1.1 DE L'ATOME AU CRISTAL 22
2.1.2 NIVEAU DE FERMI 24
2.1.3 CLASSIFICATION DES SOLIDES 25
2.1.4 FORMALISME DE TROU 27
2.1.5 SEMICONDUCTEUR INTRINSÈQUE 28
2.1.6 SEMICONDUCTEUR EXTRINSÈQUE 30
2.1.7 CONDUCTION DANS LES SEMICONDUCTEURS 34
2.2 LA JONCTION PN 39
2.2.1 RÉSUMÉ DU FONCTIONNEMENT 39
2.2.2 LA JONCTION PN EN BOUCLE OUVERTE : ÉTABLISSEMENT DU RÉGIME STATIONNAIRE 39
2.2.3 JONCTION PN EN COURT-CIRCUIT ET EN POLARISATION 43
2.3 APPROCHE GRAND-SIGNAL ET PETIT-SIGNAL 46
2.3.1 LE CIRCUIT 47
2.3.2 RÉGIME STATIQUE 47
2.3.3 ÉTUDE DYNAMIQUE 49
2.3.4 MODÈLE GLOBAL DU CIRCUIT 52
3 LE TRANSISTOR MOS 53
3.1 UN BREF HISTORIQUE 54
3.2 FONCTIONNEMENT PHYSIQUE 54
3.2.1 LA CAPACITE MOS 54
3.2.2 LE TRANSISTOR MOS 56
3.2.3 ÉTUDE EMPIRIQUE DU TRANSISTOR MOS 58
3.2.4 REGIME STATIQUE : MISE EN EQUATION 60
3.3 UTILISATION DU MODELE GRAND SIGNAL : UN EXEMPLE APPLICATIF 69
3.3.1 MONTAGE DE SOURCE COMMUNE 69
3.3.2 TRACE DE LA CARACTERISTIQUE DE TRANSFERT ENTREE – SORTIE DU MONTAGE 69
3.3.3 DETERMINER UN POINT DE POLARISATION 71
3.4 REGIME DYNAMIQUE : MODELE PETIT SIGNAL 72
3.4.1 CALCUL DE LA TRANSCONDUCTANCE 73
3.4.2 CALCUL DE L'ADMITTANCE DE SORTIE 74
3.4.3 LE MODELE FREQUENTIEL DU TRANSISTOR MOS 75
3.5 UTILISATION DU MODELE PETIT SIGNAL : UN EXEMPLE PRATIQUE 78
3.5.1 MONTAGE A SOURCE COMMUNE 78
3.5.2 SCHEMA PETIT SIGNAL DU MONTAGE A SOURCE COMMUNE 80
3.5.3 CALCUL DE L'IMPEDANCE D'ENTREE 81
3.5.4 CALCUL DE L'IMPEDANCE DE SORTIE 81
3.5.5 CALCUL DU GAIN EN TENSION DU MONTAGE 82
3.5.6 ÉTUDE FREQUENTIELLE DU MONTAGE 82
3.6 LE TRANSISTOR PMOS 83
3.6.1 STRUCTURE ET SYMBOLE 83
3.6.2 LE PMOS EN EQUATION : REGIME STATIQUE 85
3.6.3 LE PMOS EN EQUATION : REGIME DYNAMIQUE 85
4 L'INVERSEUR CMOS 87
4.1 ARCHITECTURE ET FONCTION DE TRANSFERT 88
4.1.1 ARCHITECTURE 88
4.1.2 FONCTIONNEMENT STATIQUE 89
4.1.3 UTILISATION D'UN INVERSEUR CMOS 92
4.2 L'INVERSEUR CMOS : ETUDE DYNAMIQUE PETIT-SIGNAL 93
4.2.1 MODELE PETIT-SIGNAL DE L'INVERSEUR CMOS 93
4.3 L'INVERSEUR CMOS NUMERIQUE 96
4.3.1 INTRODUCTION 96
4.3.2 NOTIONS PRELIMINAIRES : ROBUSTESSE ET PERFORMANCES 96
4.3.3 FONCTIONNALITE 97
4.3.4 ROBUSTESSE 98
4.3.5 PERFORMANCES 102
4.3.6 ÉTUDE AU PREMIER ORDRE 105
4.3.7 ÉTUDE STATIQUE DE L'INVERSEUR CMOS NUMERIQUE 107
4.3.8 PERFORMANCES DE L'INVERSEUR CMOS NUMERIQUE 109
4.3.9 CONSOMMATION STATIQUE DE L'INVERSEUR CMOS NUMERIQUE 112
4.3.10 CONSOMMATION DYNAMIQUE DE L'INVERSEUR CMOS NUMERIQUE 112
4.3.11 PRODUIT ENERGIE-DELAI (EDP, ENERGY-DELAY PRODUCT) 114
4.4 CONCLUSION 115
5 LOGIQUE COMBINATOIRE 116
5.1 PORTES LOGIQUES COMBINATOIRES 117
5.1.1 PORTE INVERSEUSE (NOT) 119
5.1.2 PORTE NON-ET (NAND) 119
5.1.3 PORTE NON-OU (NOR) 121
5.1.4 PORTE COMPLETE 122
5.1.5 PORTE SIMPLES 122
5.2 SYNTHESE COMBINATOIRE 125
5.2.1 TABLE DE VERITE 125
5.2.2 TABLEAU DE KARNAUGH 126
5.2.3 LES "DON'T CARE" 128
5.2.4 IMPLEMENTATION PHYSIQUE 129
5.3 BLOCS COMBINATOIRES 130
5.3.1 AIGUILLEURS 130
5.3.2 ADDITIONNEUR ET SOUSTRACTEUR N BITS 130
6 LA LOGIQUE SEQUENTIELLE. 132

6.1 DEFINITIONS 132
6.2 BASCULES 133
6.2.1 BASCULE RS 133
6.2.2 VERROU-D (D-LATCH) 135
6.2.3 BASCULE-D (FLIP-FLOP) 138
6.2.4 BASCULE JK 139
6.3 FONCTIONS COMPLEXES 141
6.3.1 COMPTEURS 141
6.3.2 REGISTRES 146
6.4 GENERALISATION : MACHINES D'ETATS 147
6.4.1 DIAGRAMMES D'ETATS 148
6.4.2 MACHINE DE MOORE 149
6.4.3 MACHINE DE MEALY 150
6.4.3 COMPARAISON 152
7 ARCHITECTURE DES MICROPROCESSEURS 153

7.1 STRUCTURE D'UN ORDINATEUR 153
7.2 JEUX D'INSTRUCTIONS 155
7.2.1 COMPILATION ET ASSEMBLAGE 155
7.2.2 STRUCTURE DES INSTRUCTIONS 156
7.2.3 TYPES D'ADRESSAGE 158
7.2.4 TYPES DE JEU D'INSTRUCTION (RISC ET CISC) 159
7.3 EXECUTION DES INSTRUCTIONS 159
7.3.1 FONCTIONNEMENT GENERAL 159
7.3.2 EXEMPLE DE DEROULEMENT DE L’EXECUTION D’UN PROGRAMME 160
ANNEXE 162
8.1 RAPPEL DE PHYSIQUE DU SEMICONDUCTEUR 162
8.1.1 POTENTIEL DE SURFACE 162
8.1.2 POTENTIEL DE FERMI 162
8.1.3 ÉTUDE DANS LE CAS GENERAL 163
Sciences et Technologies de l'Information tc1 Systèmes Electroniques
1 Prérequis
1.1 Électronique analogique
1.1.1 Grandeurs
Les grandeurs caractéristiques sont les tensions ou potentiels (notées U, u, V ou v),
et les courants (I ou i). Nous adoptons les conventions suivantes : majuscule pour les
grandeurs continues (statiques), et les minuscules pour les signaux alternatifs (dynamiques).
Les unités sont les volts (tension) et les ampères (courant).
1.1.2 Impédances
Les composants passifs usuels (résistance, capacité, inductance) sont caractérisés par
leur impédance Z. Nous pouvons définir l'impédance comme la "résistance équivalente" à
une fréquence donnée. L'admittance est l'inverse de l'impédance Y = 1 / Z (unité : S, ou
Siemens). Tous les composants que nous allons voir dans cette section sont des dipôles
passifs.
Résistance
La résistance R a comme unité l'ohm (Ω). Son impédance est réelle et constante avec
la fréquence :
ZR = R
Figure 1 : Symboles d'une résistance
Equation en statique : U = R . I
Equation en dynamique : u(t) = R . i(t)
Capacité
La capacité (ou condensateur) C a comme unité le farad (F). Son impédance est
complexe (ce composant introduit un déphasage entre tension et courant), et varie avec la
fréquence :
ZC = 1 / jωC
ω est la pulsation (unité : rad.s-1) et vaut ω = 2πf, ou f représente la fréquence (en Hz,
Hertz) du signal d'intérêt.
Son impédance est donc infinie en continu, élevée pour des signaux de faible
fréquence, et faible pour des signaux de haute fréquence. Sa caractéristique est de type 1/x.
1
Figure 2 : Symbole d'une capacité.
Equation temporelle en statique : I = C . U / t soit Q = C . U = I . t (en Coulombs)

Equation temporelle en dynamique : i(t) = C . dv / dt
Equation fréquentielle : u = i / jωC
Les valeurs usuelles des condensateurs sont faibles (classiquement de 1pF à 1mF).
Inductance
L'inductance L (ou self, appelée aussi bobine) a comme unité le Henry (H). Son
impédance est complexe (ce composant introduit un déphasage entre tension et courant), et
varie avec la fréquence :
ZL = jωL
Son impédance est donc nulle en continu, faible pour des signaux de faible
fréquence, et élevée pour des signaux de haute fréquence. Sa caractéristique est linéaire.
Figure 3 : Symbole d'une inductance.
Equation temporelle en statique : U = L . I / t soit L . I = U . t (en Weber)

Equation temporelle en dynamique : u(t) = L . di / dt
Equation fréquentielle : u = i . jωL
Les valeurs usuelles des inductances sont faibles (classiquement de 1µH à 1H).
Associations de dipôles
Les dipôles peuvent être mis en série ou en parallèle.

Dans le cas d'une mise en série de dipôles, le courant traversant chaque dipôle est
identique et égal au courant qui rentre dans la série de dipôles ; et la tension aux bornes de
l'ensemble est égale à la somme des tensions présentes aux bornes de chaque dipôle.
L'impédance équivalente est égale à la somme des impédances des dipôles soit
n
Z eq = ∑Z i
i =1
Dans le cas d'une mise en parallèle de dipôles, le courant traversant l'ensemble est
égal à la somme des courants de chacune des dipôles ; et la tension aux bornes de
l'ensemble est égale à la tension présente aux bornes de chaque dipôle. L'admittance
équivalente est égale à la somme des admittance des dipôles soit
2
1
Z eq = n
1
∑Z
1 i
Conclusion
Quelle que soit l'impédance Z, la relation u(t) = Z . i(t) reste valable.
Les impédances non fixes en fonction de la fréquence (1/jωC et jωL) permettent de
créer des circuits ayant une réponse en fréquence caractéristique (non constante).
Ainsi, il est par exemple possible de réaliser des circuits coupant des fréquences
faibles, élevées, ou des combinaisons (conception de filtres). Cette notion sera vue dans le
paragraphe filtres linéaires du 1er ordre.
1.1.3 Alimentations
Il existe deux types de circuits permettant d'alimenter un système électronique : la

source de tension et la source de courant. Leur symbolique est rappelée figure 4. Ce sont des
dipôles actifs.
(a) (b)
Figure 4 : Symboles des sources de tension idéales (a) et des sources de courant idéales (b)
Source de courant
Nous appelons source de courant idéale, un dispositif qui délivre un courant constant
quelle que soit la tension à ses bornes (cela implique que la puissance que peut délivrer la
source est théoriquement infinie).
Si le courant diminue lorsque la tension aux bornes de la source augmente, nous
parlons alors de source de courant non-idéale. Une source de courant non-idéale est
représentée par une source de courant idéale en parallèle d'une résistance de source Rsource
qui représente la perte en courant quand la tension augmente : plus celle-ci augmente, plus
le courant traversant Rsource est élevé et donc moins il y a de courant disponible pour
alimenter le dispositif aux bornes de la source.
Le calcul de la valeur de la résistance de source est aisé : elle est égale à l'inverse de
la pente de variation de I = f (V) comme montré figure 5.
Il est à noter que pour une source de courant idéale, Rsource est infinie. Une mise en
parallèle de plusieurs sources de courant revient à additionner leur effet.
3
Figure 5 : Sources de courant idéales et non idéales.
Calcul de Ialim et de Rsource :

Pour calculer la valeur nominale du courant d'une source non idéale et sa résistance
de sortie sans avoir accès à l'intérieur du composant, la manière de procéder est la suivante :
- Si nous mettons la source de courant en court-circuit et nous mesurons le courant
traversant le fil de court-circuit, nous obtenons directement Ialim puisque la résistance de
source est court-circuitée et qu'aucun courant ne la traverse.
- Nous éteignons la source de courant : Ialim = 0. Il suffit alors d'injecter un courant et
de mesurer la tension obtenue – cas bleu – ou l'inverse (appliquer la tension et mesurer le
courant – cas vert) afin d'obtenir la valeur de la résistance (rapport des deux grandeurs).
La démarche est résumée figure 6.
4
Figure 6 : Mesures d'une source de courant.
Source de tension
Nous appelons source de tension idéale, un dispositif qui délivre une tension
constante quel que soit le courant demandé à ses bornes (cela implique que la puissance
que peut délivrer la source est théoriquement infinie). Si la tension diminue lorsque le
courant demandé aux bornes de la source augmente, nous parlons alors de source de
tension non-idéale.
Une source de tension non-idéale est représentée par une source de tension idéale
en série d'une résistance de source Rsource qui représente la perte en tension quand le
courant augmente : plus celui-ci augmente, plus la tension aux bornes de Rsource est élevée et
donc moins il y a de tension disponible aux bornes du dispositif.
Le calcul de la valeur de la résistance de source est aisée : elle est égale à la pente de
variation de V = f (I) comme montré figure 7.
Il est à noter que pour une source de tension idéale, Rsource = 0. Une mise en série de
plusieurs sources de tension revient à additionner leur effet.
Figure 7 : Sources de tension idéales et non idéales.
5
Calcul de Valim et Rsource :

Pour calculer la valeur nominale de la tension d'une source non idéale et sa
résistance de sortie sans avoir accès à l'intérieur du composant, la manière de procéder est
la suivante:
- Il suffit de ne pas tirer de courant de la source de tension : ainsi le courant qui
traverse la résistance de source est nul et donc la tension à ses bornes aussi. Il faut donc
faire la mesure de la tension aux bornes de la source en boucle ouverte (cela revient à
mettre une résistance infinie en sortie de la source et de mesurer la tension).
- Nous éteignons la source de tension : Valim = 0. Il suffit alors d'injecter un courant et
de mesurer la tension obtenue – cas bleu – ou l'inverse (appliquer une tension et mesurer le
courant – cas vert) afin d'obtenir la valeur de la résistance (rapport des deux grandeurs).
La démarche est résumée figure 8.
Figure 8 : Mesures d'une source de tension.
1.1.4 Mailles
Généralités
Cette section est destinée aux calculs des tensions et des courants dans un circuit.
Nous considérons le circuit de la figure 9.
Figure 9 : Exemple du calcul de maille.
La question est de calculer la tension de sortie Vs par rapport à la tension d'entrée Ve,
en fonction de l'ensemble des impédances Z du circuit. Pour cela, il faut s'intéresser aux
calculs des tensions aux bornes de chaque impédance, et donc s'intéresser au courant qui
traverse chaque impédance. Si rien n'est indiqué, nous considérons que Vs n'est pas
connecté, où que la connexion ne modifie pas le potentiel du nœud.
6
Le courant circulant d'une tension élevée vers une tension faible, les sens des
courants sont pris comme représenté1 figure 10.
Figure 10 : Définition du sens des courants.
Nous considérons VA et VB les potentiels en A et en B. En appliquant la loi d'ohm U =

Z.I, nous pouvons écrire :
Ve - VA = Z1 . I1 et I2 = I1 – I3
VA – 0 = Z3 . I3 et I4 = I2
VA – VB = Z2 . I2
VB – 0 = Z4 . I4 et VB = Vs
De ces équations, nous pouvons calculer Vs = f(Ve).
De I2 = I1 – I3 :
VA − VS Ve − VA VA
= −
Z2 Z1 Z3
Or, VA – Vs = Z2 . I2, donc :
Z 2 .VS
VA = + VS
Z4
En remplaçant VA :
VS Ve Z2 V Z V
= − − S − 2 ⋅ VS − S
Z 4 Z1 Z1.Z 4VS Z1 Z3 .Z 4 Z3
De là, il vient :
⎛ 1 Z 1 Z 1 ⎞ V
VS ⋅ ⎜ + 2 + − 2 − ⎟ = e
⎝ Z 4 Z1Z 4 Z1 Z3 Z 4 Z3 ⎠ Z1
D'où l'expression finale :
VS 1
=
Ve Z1 + Z 2 − Z1 ⋅ Z 2 − Z1 + 1
Z 4 Z 4 Z3 ⋅ Z 4 Z3
1
Dans le cadre de la convention récepteur, courant et tension sont notés en sens opposés dans un dipôle passif.
7
Méthodes de résolution
Pour faciliter les calculs, des formules mathématiques écrivent différemment la loi
d'Ohm.
1. Loi de Kirchhoff : en tout nœud, la somme des courants est nulle :
∑I
n
n =0
Sur l'exemple ci-dessus, en A, I1 – I2 – I3 = 0 :
Ve − VA VA VA − VB
+ + =0
Z1 Z3 Z2
2. Loi de Millman : en tout nœud, la tension vaut la somme des courants divisée par
la somme des admittances :
∑n Vn ⋅ Yn
V =∑
n ∑Yn n
Sur l'exemple ci-dessus, en A :
Ve .Y1 + 0.Y3 + VB .Y2

VA =
Y1 + Y2 + Y3
Ces équations sont in fine identiques, mais le résultat est parfois plus direct, selon la
topologie du circuit.
Equivalences Thévenin - Norton

Pour résoudre les calculs, il est parfois plus simple de modifier le montage. Le
passage d'un montage Thévenin à un montage Norton ou inversement peut alors être utilisé
(cf. figure 11).
Figure 11: Équivalence Thévenin-Norton.
Dans ces circuits, pour passer de Thévenin à Norton : Rt = Rn et In = Et / Rt.

Et inversement : Rn = Rt et Et = In / Rn.
8
1.1.5 Approche quadripolaire
Un quadripôle (cf. figure 12) est une boîte noire dont nous ne représentons que les
entrées et les sorties en terme des courants et des tensions (dans un formalisme de
Kirchhoff). C'est une méthode couramment employée en électronique pour représenter et
formaliser n'importe quel système électronique. Si de plus le système est linéaire, nous
pouvons représenter les relations de transfert entrées-sorties en termes matriciels et utiliser
tout le formalisme matriciel pour la résolution des calculs.
Figure 12 : Quadripôle.
Il existe trois manières de représenter un quadripôle : formalisme en Z (nous

travaillons sur les impédances), formalisme en Y (nous travaillons sur les admittances) et
formalisme en H (formalisme hybride mélangeant impédances et admittances).
Paramètres z
Nous appelons (Z) la matrice d'impédance du quadripôle. Les équations associées à
ce quadripôle sont :
u1 = z11 . i1 + z12 . i2 (1.1)
u2 = z21 . i1 + z22 . i2 (1.2)
Ce qui donne la représentation matricielle suivante :

⎛ u1 ⎞ ⎛ z11 z12 ⎞ ⎛ i1 ⎞
⎜ ⎟=⎜ ⎟ ⋅⎜ ⎟
⎝ u2 ⎠ ⎝ z21 z22 ⎠ ⎝ i2 ⎠
De cette formalisation, nous pouvons en tirer les équations des éléments de la matrice, c'est
à dire représenter un dispositif sous forme quadripolaire. Cela revient à déterminer les
éléments de la matrice à partir des entrées courant/tension du dispositif. Nous obtenons :
u
z11 = 1 |i =0 : impédance d'entrée à sortie ouverte ( Ω ),
i1 2
u
z12 = 2 |i =0 : impédance de transfert directe à sortie ouverte ( Ω ),
i1 2
u
z21 = 1 |i =0 : impédance de transfert inverse à entrée ouverte ( Ω ),
i2 1
u
z22 = 2 |i =0 : impédance de sortie à entrée ouverte ( Ω ).
i2 1
Cela donne le schéma quadripolaire équivalent de la figure 13.
9
Figure 13: Quadripôle en paramètre z.

Paramètres y
Nous appelons (Y) la matrice d'admittance du quadripôle. Les équations associées à
ce quadripôle sont :
i1 = y11 . u1 + y12 . u2 (1.3)
i2 = y21 . u1 + y22 . u2 (1.4)

⎛ i1 ⎞ ⎛ y11 y12 ⎞ ⎛ u1 ⎞
⎜ ⎟=⎜ ⎟ ⋅⎜ ⎟
⎝ i2 ⎠ ⎝ y21 y22 ⎠ ⎝ u2 ⎠
De cette formalisation, nous pouvons en tirer les équations des éléments de la matrice. Nous
obtenons :
i
y11 = 1 |u =0 : admittance d'entrée à sortie court-circuitée ( Ω−1 ),
u1 2
i
y12 = 2 |u =0 : admittance de transfert directe à sortie court-circuitée ( Ω−1 ),
u1 2
i
y21 = 1 |u =0 : admittance de transfert inverse à entrée court-circuitée ( Ω−1 ),
u2 1
i
y22 = 2 |u =0 : admittance de sortie à entrée court-circuitée ( Ω−1 ).
u2 1
Figure 14: Quadripôle en paramètre y.
Paramètres h
Nous appelons (H) la matrice hybride du quadripôle. Les équations associées à ce
quadripôle sont :
u1 = h11 . i1 + h12 . u2 (1.5)
i2 = h21 . i1 + h22 . u2 (1.6)
10

⎛ u1 ⎞ ⎛ h11 h12 ⎞ ⎛ i1 ⎞
⎜ ⎟=⎜ ⎟ ⋅⎜ ⎟
⎝ i2 ⎠ ⎝ h21 h22 ⎠ ⎝ u2 ⎠
De cette formalisation, nous pouvons en tirer les équations des éléments de la matrice. Nous
obtenons :
u
h11 = 1 |u =0 : impédance d'entrée à sortie court-circuitée ( Ω ),
i1 2
u
h12 = 1 |i =0 : gain de tension à entrée ouverte (–),
u2 1
i
h21 = 2 |u =0 : gain de courant à sortie court-circuitée (–),
i1 2
i
h22 = 2 |i =0 : admittance de sortie à entrée ouverte ( Ω−1 ).
u2 1
Figure 15: Quadripôle en paramètre h.
Les paramètres hybrides sont très souvent utilisés en électronique. L'interprétation

électronique du schéma 15 est la suivante :
- l'entrée du quadripôle présente une impédance d'entrée limitant le courant de
charge de la source en amont,
- il existe une tension de réaction (sortie-entrée) proportionnelle à la tension de
sortie,
- la sortie est une source de courant non idéale contrôlée par le courant d'entrée
présentant une admittance de sortie.
Passage entre formalismes

Il existe bien évidemment des règles basées sur la théorie des réseaux de Kirchhoff
qui permettent de passer d'un formalisme à un autre. Elles ne seront pas développées ici
mais se trouvent facilement dans la littérature.
11
Utilisation d'un quadripôle

Lorsqu'un quadripôle, représenté par les paramètres hybrides h, est chargé par une
impédance en sortie ZL et alimenté par une source de tension idéale, nous sommes dans le
cas de la figure 16.
Figure 16 : Quadripôle en paramètre h avec résistance de charge en sortie.
Nous obtenons dès lors les relations suivantes :

i h21
Gain en courant : Ai = 2 =
i1 1 + Z L ⋅ h22
u h21 ⋅ Z L
Gain en tension : Av = 2 =
u1 h + h h Z + h11 ⋅ Z
11 12 21 L L
h22
h
h11 + h12 h21Z L1 + 11 ⋅ Z L
u h22
Impédance d'entrée : Z e = 1 =
i1 Z
1+ L
h22
u
Impédance de sortie : Z s = 2 = h22
i2
Ces formules, qu'il n'est pas nécessaire de retenir par cœur, permettent ainsi le calcul
aisé de tout montage représenté par un quadripôle et deviennent encore plus intéressante
lorsque nous mettons plusieurs quadripôles en cascade.
Remarque importante :
En électronique, les systèmes analogiques que nous cherchons à créer sont des
systèmes pour lesquels la fonctionnalité est indépendante de la charge en sortie du
système2. Ainsi, la plupart des systèmes qui sont rencontrés en électronique auront une
tension de retour nulle - c'est à dire, un paramètre h12 de valeur nulle (ou que nous
chercherons par tous les moyens à minimiser).
Ainsi le modèle quadripolaire le plus couramment utilisé en électronique est celui de
la figure 17.
2
Cette approche est vitale dans le développement de systèmes réutilisables dans de multiples contextes et pour lesquels il est hors de
question que la fonctionnalité soit mise en défaut par une impédance de charge. On cherche ainsi à créer et utiliser des systèmes
présentant une quasi-séparation physique entre l'entrée et la sortie.
12
Figure 17 : Quadripôle en paramètre h simplifié.
Des différents types d'amplificateurs

Dans le prolongement du paragraphe précédent, nous pouvons découper les
quadripôles en deux catégories différentes, elles-mêmes découpées en deux catégories. Il
existe deux types d'amplificateurs3 définis selon la nature du signal de sortie (tension ou
courant). La seconde catégorie concerne le signal qui commande la source de sortie : tension
ou courant. Nous obtenons ainsi quatre types amplificateur :
Amplificateur de tension : il délivre en sortie une tension dont la valeur est
commandée par la tension en entrée du quadripôle (VCVS en anglais pour Voltage
Controlled Voltage Source),
Amplificateur de courant : il délivre en sortie un courant dont la valeur est contrôlée
par le courant rentrant dans le quadripôle (CCCS en anglais pour Current Controlled Current
Source),
Amplificateur de transimpédance : il convertit un courant d'entrée en tension de
sortie (CCVS en anglais pour Current Controlled Voltage Source) : c'est la base de toutes les
commandes de systèmes à base de détection de lumière type photodiode et de remise en
forme de signaux issus de capteurs à base de courant,
Amplificateur de transconductance : il convertit une tension en courant de sortie
(VCCS en anglais pour Voltage Controlled Current Source) : c'est la base de toutes les
commandes de systèmes de laser et de nombreux systèmes commandant des dispositifs en
courant. C'est également le formalisme couramment utilisé pour les transistors MOS.
Les deux derniers cas peuvent être vus comme des combinaisons hybrides des deux
premiers amplificateurs.
Amplificateur de tension
Le schéma se trouve figure 18.
3
Il est évident d'après ce qui précède qu'adopter une modélisation quadripolaire revient à formaliser le dispositif sous la forme d'un
amplificateur.
13
Figure 18: Amplificateur de tension.
Le cas de l'amplificateur idéal de tension est :

- Impédance d'entrée infinie qui garantit qu'indépendamment de la qualité de la
source de tension en entrée, la totalité du signal utile se trouve aux bornes de Ze sans perte
dans l'impédance de la source de tension d'entrée ; soit Ze de valeur infinie,
- Impédance de sortie nulle (afin que tout le signal amplifié soit transmis en sortie
sans perte dans l'amplificateur) ; soit Zs de valeur nulle,
- Gain en tension Av précis et stable et de bande passante infinie.
Amplificateur de courant
Figure 19 : Amplificateur de courant.
Le cas de l'amplificateur idéal de courant est :

- Impédance d'entrée nulle qui garantit qu'indépendamment de la qualité de la
source de courant en entrée, la totalité du signal utile entre dans l'amplificateur sans perte
dans l'impédance parallèle de la source de courant d'entrée ; soit Ze de valeur nulle,
- Impédance de sortie infinie (afin que tout le signal amplifié soit transmis en sortie
sans perte dans l'amplificateur) ; soit Zs de valeur infinie,
- Gain en courant Ai précis et stable et de bande passante infinie.
Amplificateur de transimpédance
14
Figure 20 : Amplificateur de transimpédance.
Le cas de l'amplificateur idéal de transimpédance (pour lequel il peut être judicieux

de remarquer qu'il s'agit d'un hybride des deux cas vus précédemment) est :
- Impédance d'entrée nulle qui garantit qu'indépendamment de la qualité de la
source de courant en entrée, la totalité du signal utile entre dans l'amplificateur sans perte
dans l'impédance parallèle de la source de courant d'entrée ; soit Ze de valeur nulle,
- Impédance de sortie nulle (afin que tout le signal amplifié soit transmis en sortie
sans perte dans l'amplificateur) ; soit Zs de valeur nulle,
- Gain de transimpédance Z précis et stable et de bande passante infinie.
Amplificateur de transconductance
Figure 21: Amplificateur de transconductance.
Le cas de l'amplificateur idéal de transconductance est :

- Impédance d'entrée infinie qui garantit qu'indépendamment de la qualité de la
source de tension en entrée, la totalité du signal utile se trouve aux bornes de Ze sans perte
dans l'impédance de la source de tension d'entrée ; soit Ze de valeur infinie,
- Impédance de sortie infinie (afin que tout le signal amplifié soit transmis en sortie
sans perte dans l'amplificateur) ; soit Zs de valeur infinie,
- Gain en transconductance G précis et stable et de bande passante infinie.
15
1.1.6 Filtres linéaires du 1er ordre

En combinant résistances, capacités et inductances, il est possible de réaliser des
filtres simples. Ces circuits ont comme particularité de laisser passer le signal sur une gamme
de fréquence et de le couper (filtrer) sur une autre gamme, d'où le nom de filtre.
Il existe donc différents montages selon les composants utilisés (RC ; RL ; LC et RLC)
et leur configuration.
Soient les deux filtres de la figure 22.
Figure 22 : Filtres du premier ordre.
Les calculs peuvent être identiques si nous considérons les impédances : le circuit
compose un diviseur de tension. Nous avons :
Z2
vs = Z2 . i et ve = (Z1 + Z2) . i donc vs / ve =
Z1 + Z 2
Circuit RC
1
Dans le circuit RC, Z1 = R et Z2 = 1 / jωC donc vs / ve =
1 + jRCω
Pour des fréquences (et donc pulsations) faibles, vs / ve ≈ 1 : filtre passe bas
Pour des fréquences (et donc pulsations) élevées, vs / ve ≈ 0
Etude temporelle du circuit RC
Nous considérons que le condensateur est déchargé à t=0, et que nous appliquons un
échelon de tension E (créneau).
E = R . i + vs
Or, i = C . dvs / dt, ce qui donne l'équation finale :
dvs
RC + vs = E
dt
En résolvant cette équation différentielle, nous trouvons :
vs = E (1 – e-t/RC)
De la même manière, pour une décharge:
vs = E . e-t/RC
16
Circuit CR
Dans le circuit CR, Z1 = 1 / jωC et Z2 = R donc

jRCω
vs / ve =
1 + jRCω
Pour des fréquences (et donc pulsations) faibles, vs / ve ≈ 0
Pour des fréquences (et donc pulsations) élevées, vs / ve ≈ 1 : filtre passe haut
1 jω / ω 0
N.B: nous écrivons souvent vs / ve = ou vs / ve = avec ω0 =
1 + jω / ω0 1 + jω / ω 0
1/RC
Nous mettons ainsi en évidence la fréquence particulière où f = f0 (ω = ω0), la
fréquence (f0) pulsation (ω0) de coupure.
Tracé des asymptotes : Pour calculer le gain, nous prenons le module de ces
fonctions de transfert :
1 RCω
GRC = et GCR =
2
1 + ( RCω ) 1 + ( RCω ) 2
Nous calculons usuellement les fonctions de transfert Vs / Ve en décibels.
⎛V ⎞ V
Pour les tensions : ⎜ s ⎟ = 20.log s . Ainsi nous obtenons les diagrammes de Bode
⎝ Ve ⎠ dB Ve
en gain de la figure 23.
Filtre RC passe bas Filtre CR passe bas
Figure 23 : Diagramme de Bode en gain des filtres.
La coupure du filtre commence (RC) ou finit (CR) à ω = ω0, pulsation pour laquelle4 :
Vs / Ve = 20 log (1 / √2) = -3dB
1.1.7 Amplificateurs opérationnels (AOP)

Les amplificateurs opérationnels sont des éléments largement utilisés grâce à leurs
caractéristiques très intéressantes pour les applications classiques. En effet, les
caractéristiques (détaillées plus bas) sont proches de l'idéal pour des applications
électroniques classiques à faible fréquence ( < 10 MHz) et à courant fort ( > 10 µA).
4
On peut rappeler que la fréquence de coupure est la fréquence à laquelle la puissance du signal de sortie est divisée par deux par rapport
à sa puissance maximale. Une puissance étant homogène à une tension au carré, on retrouve le √2 de la formule donnée.
17
Son schéma bloc est représenté figure 24.
Figure 24 : Symbole d'un AOP.
Il est constitué de 2 entrées en tension e+ et e-, et d'une sortie en tension s.

L'intérieur de cet amplificateur comprend plusieurs étages: un premier étage de différence,
un deuxième étage d'amplification. En conséquence, cet amplificateur est un amplificateur
de différence à très grand gain :
S = A0 . (e+ - e-)
où A0 représente le gain en tension de l'AOP. Les autres caractéristiques principales sont

l'impédance d'entrée Ze, l'impédance de sortie Zs (cf. tableau 2).
Ze Zs A0
idéal infinie nulle infini
réel 106 Ω 100 Ω 106
Table 2: Caractéristiques d'un AOP.
En connectant ce circuit directement sur 2 signaux différents et en observant la

sortie, le montage fonctionne en comparateur. En effet, la sortie ne peut pas générer une
tension qui tend vers l'infini (ou qui vaut 106 V si (e+ - e-) = 1V !). Il y a une tension maximale
(dite de saturation) qui est proche des tensions d'alimentation Vmax = +Vsat ≈ VCC
(alimentation haute) et Vmin = -Vsat ≈ VSS (alimentation basse). La sortie d'un comparateur est
donc bistable (±Vsat).
Nous pouvons ajouter des éléments R, L, C autour de cet amplificateur opérationnel
pour en faire un amplificateur de tension, un filtre etc.
1.2 Électronique numérique et logique

1.2.1 Codage binaire
En numérique classique, nous utilisons des grandeurs logiques à la place de
grandeurs physiques. Ces grandeurs logiques sont au nombre de 2 : "0" logique et "1"
logique. Ainsi, nous pouvons trouver les correspondances dans le tableau 3.
Grandeur logique "0" "1"

0V 1V
Grandeur physique
0V 3,3V
18
0V 5V
-5V +5V
Table 3: Grandeurs logiques et grandeurs physiques : quelques exemples de correspondance.
Pour coder des entiers ou des flottants, le codage se fait donc en base 2 5. Chaque bit
(BInary digiT) est donc associé à un poids en base 2 :
... 27 26 25 24 23 22 21 20
Le vecteur de bits (ou mot binaire) 11001101 vaut donc en décimal :

1 . 27 + 1 . 26 + 0 . 25 + 0 . 24 + 1 . 23 + 1 . 22 +0 . 21 + 1 . 20 = 205
Il existe d'autres codages binaires comme le code Gray6 appelé également binaire
réfléchi ou encore le code BCD (Binary Coded Decimal), où chaque puissance de 10 est codée
séparément en base 2.
1.2.2 Codage hexadécimal

Il peut être fastidieux d'écrire un mot binaire (par exemple 0110011100101101,
illisible !) ou en décimal (par exemple 213, à convertir !). Le codage hexadécimal est donc un
codage largement utilisé car il associe chaque quartet (4 bits) d'un mot binaire à un
caractère. Comme la base 16 comporte 16 caractères, nous utilisons les nombres 0 à 9 puis
les lettres A à F (voir le tableau 4).
Décimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Hexadécimal 0 1 2 3 4 5 6 7 8 9 A B C D E F
Table 4 : Codage hexadécimal.
Ainsi, le mot binaire 0110011100101101 pourra s'écrire plus simplement et sans

ambigüité : 672D (0110 = 6 ; 0111 = 7 ; 0010 = 2 ; 1101 = D).
1.2.3 Algèbre de Boole

L'algèbre de Boole permet de travailler sur les équations logiques. Si nous
considérons un booléen A, il peut prendre les valeurs 0 ou 1. Nous notons ainsi A (si A = 1)
ou A (si A = 0).
Les opérateurs utilisés couramment sont des opérateurs logiques, car les portes
logiques de base effectuent des opérations logiques (et non pas arithmétiques comme nous
avons l'habitude). Ainsi, le "." est l'opérateur ET, le "+" est l'opérateur OU. Ci-dessous sont
détaillées les tables de vérités (table 5) de ces 2 opérateurs. A et B sont 2 entrées, S est la
sortie.
A B A.B A+B
0 0 0 0
0 1 0 1
5
de manière similaire à la base 10 que nous utilisons quotidiennement d'où l'appellation de binaire naturel.
6 e
Il est à noter que ce code dont le brevet fut déposé en 1953 par Franck Gray remonte au XIX siècle où on peut le trouver dans un
opuscule intitulé Théorie du Baguenaudier, par un clerc de notaire lyonnais par Monsieur Louis Gros et publié à Lyon, en 1872. Il était
présenté en lien avec un casse-tête.
19
1 0 0 1
1 1 1 1
Table 5 : Table de vérité des fonctions ET et OU.
Le ET logique est vrai si A ET B valent 1 ; le OU logique est vrai si A OU B OU les deux

valent 1.
Exemple de logique de Boole :
L'équation S = A . B est donc vraie (S = 1) ou fausse (S = 0) selon les valeurs de A et B.
Il faut A = 0 (donc A =1) et B = 1 pour que S = 1.
Théorèmes : l'ensemble des théorèmes applicables à l'algèbre de Boole sont

récapitulés dans le tableau 6.
Idempotence A. A = A
A+ A = A
Involution A=A
Éléments neutres A+0 = A
A.1 = A
Éléments absorbants A +1 = 1
A.0 = 0
Complémentation (unicité) A + A = 1 (loi du tiers exclus)
A. A = 0 (principe de contradiction)
Absorption A + A.B = A
A.( A + B) = A
Redondance A.B + A.C = A.B + A.C + B.C
Théorème de De Morgan A.B = A + B
A + B = A⋅ B
Commutativité A+ B = B + A
A.B = B. A
Associativité ( A + B) + C = A + ( B + C )
( A.B).C = A.( B.C )
Distributivité ( A + B).C = ( A.C ) + ( B.C )
( A.B) + C = ( A + C ).( B + C )
Table 6: Ensemble des théorèmes liés à l'algèbre de Boole.
Ces théorèmes permettent de modifier ou de simplifier des équations logiques.

Ex: S = A.B + C.D = S = A.B ⋅ C.D (un seul type de portes logiques utilisées)
20
2 Introduction à la physique des semiconducteurs

Au sens strict, semiconducteur est le nom donné à une famille de matériau caractérisé par des
propriétés physiques bien déterminées. Cependant, le mot semiconducteur peut prendre plusieurs
significations selon le contexte dans lequel il apparaît et suivant qui l’exprime. Dans la vie
quotidienne, le terme semiconducteur évoque l’ensemble des composants, dispositifs et même
des systèmes microélectroniques construits avec des éléments semiconducteurs.
L’objectif de ce chapitre est d’introduire les notions de base de la physique des semiconducteurs,
en considérant en particulier comme exemple le silicium – le semiconducteur qui a permis la
création de la deuxième génération de transistors, puis les circuits intégrés (les « puces »). La
deuxième partie de ce chapitre sera consacrée pour illustrer un exemple de composants à
semiconducteurs : la jonction p-n.
2.1 Théorie simplifiée de la physique des semiconducteurs

Cette partie a pour but de fournir les bases nécessaires à la compréhension du fonctionnement
physique des composants électroniques. Pour avoir une explication détaillée et exhaustive des
phénomènes physiques, on se reportera aux cours de Physique Chimie de la Matière ou aux
ouvrages cités en bibliographie.
21
2.1.1 De l'atome au cristal

Atome de Bohr
L'atome (insécable, en grec) est l'élément de base qui constitue la matière. Chaque atome est
constitué d'un noyau (composé des protons de charge positive de +e=1.6×10-19 Coulombs et des
neutrons de charge neutre) autour duquel gravitent des électrons (de charge négative -e).
L'atome étant neutre, la charge des protons équilibre celle des électrons. Le modèle de Bohr
communément employé (remplaçait le modèle planétaire de Rutherford) pose les préceptes
suivants :
• Orbite circulaire stable des électrons autour du noyau
• Quantification de l'énergie
• « Sauts » entre différentes orbites stables avec l’émission/absorption d’un photon
Chaque niveau d'énergie discret E1, E2, …, En ne peut être occupé que par un nombre limité
d’électrons, et définit une couche électronique (nommée K, L, M…) (cf. figure 2.a). Plus le niveau
est élevé, plus l'électron est éloigné du noyau. On choisit comme origine le point énergétique nul
(E=0) qui correspond à l'énergie de l'électron qui s'est soustrait à l'influence du noyau (distance
infinie du noyau). Ainsi, tous les niveaux d'énergie sont négatifs. Ceci traduit le fait qu'il faille
fournir un travail pour éloigner l'électron de son noyau. En générale, en physique des
semiconducteurs, on exprime les énergie en unité électronvolt (eV) : 1eV=1.6×10-19 Joules.
Parmi ces niveaux d'énergie, on différencie trois types d'électrons :

• Les électrons internes qui occupent les premières couches : ils sont fortement liés au noyau,
• Les électrons de valence ou périphériques qui occupent la couche la plus externe dans le
modèle planétaire donc celle la plus éloignée du noyau. Les électrons sont faiblement liés au
noyau.
• Enfin les électrons libres dont l'énergie est positive et qui ne sont pas liés au noyau.
Figure 1: (a) Modèle de Bohr de l’atome de silicium. (b) Cristal de silicium à 0K
22
La figure 1.a illustre la vision du modèle de Bohr avec pour exemple l'atome de silicium composé
d'un noyau (14 protons et 14 neutrons) et de 14 électrons périphériques (2 électrons sur la
couche K, 8 électrons sur la couche L et 4 électrons sur la couche M). La couche M (couche de
valence) est incomplète avec 4 électrons manquants. L'atome de silicium cherchera donc à
mettre les 4 électrons de sa bande de valence en partage afin de compléter cette dernière à 8
électrons. L'agencement des plusieurs atomes entre eux avec mise en commun des électrons de
valence forme ce que l'on appelle un cristal (cf. figure 1.b).
Structure cristalline et la notion de bandes d’énergie

Un cristal est un solide dont les noyaux atomiques sont disposés aux nœuds d'un réseau
géométrique régulier pour former une structure cristalline. La cohésion de cet édifice est
assurée par les liens de valence qui résultent de la mise en commun de deux électrons
appartenant chacun à deux atomes voisins de la maille cristalline.
Les états énergétiques des électrons au sein du cristal sont quantifiés et se représentent de
manière similaire à celui de l'atome ; mais du fait du principe d'exclusion de Pauli1 les niveaux
d'énergie sont devenus des bandes d'énergie permises séparées par des bandes d'énergie
interdites (cf. figure 2.b) : on parle de quasi-continuum. Comme pour l'atome, les bandes
d'énergie accueillent un nombre limité d'atomes et les niveaux d'énergie les plus faibles sont
comblés prioritairement.
Figure 2: (a) Les niveaux d’énergie électronique discrets d’une atome. (b) Les bandes d'énergie
électronique d'un cristal.
1
deux électrons ne peuvent pas occuper le même état quantique.
23
2.1.2 Niveau de Fermi

Les électrons sont des fermions2 qui obéissent à la statistique de Fermi-Dirac. Ainsi, la probabilité
à une température T pour qu’un état d’énergie E soit occupé est donnée par la fonction de
distribution3 :
1
𝑓 𝐸 = !!!!
1 + 𝑒 !! !
Avec EF qui représente le niveau de Fermi des électrons dans le dispositif, T la température et kB
la constante de Boltzmann. La figure 3 présente la fonction f(E) à température nulle (T=0K) et à
haute température (T≈300K). On note que :
• T=0K : f(E) est une fonction en escalier avec f(E<EF)=1 et f(E>EF)=0. Toutes les bandes
d’énergie en-dessous du niveau de Fermi sont totalement remplies et toutes ceux qui sont
au-dessus du niveau de Fermi sont vides.
• T>0K : La fonction d’escalier est « bavée » et on peut avoir f(E>EF)>0 avec une valeur de
E « pas trop loin » de EF. Ce comportement est d’autant plus important en augmentant la
température. Les bandes d’énergie au-dessus du niveau de Fermi peuvent être donc
peuplées avec une agitation thermique.
Figure 3: La distribution Fermi à différentes températures : T0=0K, T1>T0 et T2>T1
Il est à noter que la population d’électrons dans une bande d’énergie dépend du produit de la
fonction de Fermi f(E) et la fonction ρ(E) qui est la densité d'états électroniques4 dans cette
bande :
𝑛= 𝑓 𝐸 ∙ 𝜌 𝐸 ∙ 𝑑𝐸
2
Des particules de spin ½ dans la mécanique quantique.
3
À haute température, lorsque les effets quantiques ne se font plus sentir, la statistique de Fermi-Dirac tend vers la statistique de Maxwell-
Boltzmann ; il en est de même pour la statistique de Bose-Einstein qui régit les bosons.
4
Cette fonction est obtenue analytiquement en physique statistique à l’aide du modèle de gaz d’électrons.
24
2.1.3 Classification des solides
Les matériaux de cristaux solides sont divisés en trois classes : métaux, semiconducteurs et
isolants. Dans un premier temps, on peut définir d’une manière simple :
• Métaux : les matériaux qui ont une conductivité électrique non nulle même à
température nulle (i.e. T=0K).
• Semiconducteurs : les matériaux qui ont une conductivité nulle à T=0K mais deviennent
conductrice à haute température (i.e. T~300K).
• Isolants : les matériaux qui ont une conductivité nulle à toutes les températures.
La classification des solides peut être expliquée par la théorie des bandes d’énergie. En effet, la
conductivité est directement liée au remplissage des bandes : Les électrons d’une bande
d’énergie ne peuvent participer à la conduction électrique que si et seulement si cette bande est
partiellement remplie :
- Si la bande est complètement remplie, la présence d’un champ électrique extérieur
n’apporte aucune énergie supplémentaire aux électrons car tous les états d’énergie sont
occupés. Ces électrons sont donc dans des états localisés et ils ne peuvent pas participer
aux phénomènes de conduction électrique.
- En revanche, une bande partiellement remplie contient à la fois des électrons et des états
non-occupés. Ces derniers permettent des porteurs de gagner en énergie à la présence
d’un champ électrique extérieur, et donc participent à la conductivité du cristal. Les
électrons d’une bande partiellement peuplée sont alors des électrons de conductions. Ils
sont délocalisés dans le cristal et « quasiment » libres (ils subissent toujours l’influence du
réseau cristallin) 5.
Dans le cas des métaux, le niveau de Fermi se trouve au milieu d’une bande d’énergie (Figure
4.a). Comme cette bande est partiellement remplie même à température nulle, les électrons de
conduction sont donc toujours présents dans les métaux6.
Dans le cas des semiconducteurs et des isolants, le niveau de Fermi se trouve entre deux bandes
d’énergie (Figure 4.b et 4.c). On définit:
• Bande de Valence: la dernière bande électronique (i.e. celle de plus haute énergie)
totalement remplie à T=0K 7. Les électrons de la bande de valence sont communs à
plusieurs atomes en étant des électrons de valences, et assurent la cohésion du cristal
(entre atomes voisins). Au contraire, chaque électron des bandes situées en-dessous de la
bande de valence sont liés à un atome donné, en étant un électron interne.
• Bande de Conduction: la première bande électronique qui est au-dessus de la bande de

valence. A T=0K, elle est complètement vide.
• Gap : le nom donné à la largeur de la bande interdite qui sépare la bande de valence et la
5
Dans la suite de ce chapitre, on les appelle « électrons libres » par abus de langage.
6
Les comportements métalliques peuvent être aussi obtenus lorsqu’une bande vide et une bande remplie se chevauchent. Ce cas n’est pas
présenté sur la figure 3.
7
Du fait de l'agitation thermique, les électrons à une température supérieure à celle du zéro absolu sont susceptibles d'acquérir suffisamment
d'énergie pour s'échapper de leur orbite pour aller vers des orbites supérieures.
25
bande de conduction. Le niveau de Fermi se trouve dans le gap, et la valeur E g du gap

(donnée en eV) va définir les caractéristiques électriques du matériau puisqu'elle fixe
l'énergie qu'il est nécessaire d'acquérir aux électrons de la bande de valence pour passer
dans la bande de conduction.
Figure 4: La structure de bande d’un métal (a), semiconducteur intrinsèque (b) et isolant (c). La
couleur « sombre » représente le remplissage d’électrons à température nulle.
C’est la valeur du gap qui distingue les semiconducteurs et les isolants :
• Isolant : le gap est de plusieurs eV (généralement supérieur à 4eV)8. Il y a donc une très
forte séparation entre le niveau de Fermi et la bande de conduction. Cette dernière reste
donc vide même à forte température.
• Semiconducteur : le gap est proche de 1eV, donc une agitation thermique peut rompre
les liaisons de covalence pour « arracher » des électrons de valences et les peupler dans
la bande de conduction.
Catégorie Bandgap Résistivité Exemples de matériau (Eg à 300K ou résistivité)

Conducteur 0 eV −6
<10 Ω.cm Cuivre (16.8 nΩ.m), Or(24.4 nΩ.m)
Isolant plusieurs eV >10 8 Ω. cm Diamant (5.51 eV), SiO 2 (9 eV)
Semiconducteur : 1 eV [10 ,10 ] −3Si(1.11 eV), Ge (0.67 eV), GaAs (1.424 eV), InSb (0.17 eV)
3
Tableau 1: Semiconducteur, isolant et conducteur : critères et exemples.
Le tableau 1 récapitule les critères de classification isolant/conducteur/semiconducteur9. Le

grand atout des semiconducteurs est la possibilité qu'ils offrent de pouvoir maîtriser la quantité
de porteurs libres (électrons ou trous) par des techniques aussi variées que le dopage, l'injection
de courant, les radiations … Désormais dans ce chapitre, on ne considérera et étudiera que des
semiconducteurs.
8
La limite entre les semiconducteurs et les isolants a été fixée de manière arbitraire à 4eV.
9
Pour rappel, l'énergie thermique kBT = 26 meV à 300K.
26
2.1.4 Formalisme de trou
2.1.4.a Génération d’une paire électron-trou :
Lorsqu'on élève la température (T>0K) ou lors d’une absorption de lumière, les électrons de la
bande de valence sont susceptibles d'acquérir suffisamment d'énergie pour briser sa liaison
covalente, quitter leur orbite initiale et rejoindre la bande de conduction. Chaque électron
promu à la bande de conduction laisse une « absence » dans la bande de valence – une « case »
vide correspondant à une liaison non assurée. Cette case peut être de son tour occupée par un
autre électron de la bande de valence (participant auparavant à une autre liaison covalente). La
bande de valence est toujours quasiment pleine (manquant 1 électron) et le mouvement des
électrons dans cette bande fait déplacer la « case » vide d’une liaison à une autre. Afin de
contourner le traitement d’un problème complexe à plusieurs particules, on étudie le
mouvement de la « case » vide à la place de N-1 électrons de valence. La bande de valence avec
une absence d’un électron est représenté par une particule fictive : un trou. En conséquence, on
a simultanément d’un électron libre excité dans la bande de conduction et d’un trou crée dans la
bande de valence et on parle de la génération d'une paire électron-trou (voir Figure 5).
Figure 5: La promotion d’un électron

de la bande de conduction à la bande
de valence correspond à la génération
d’une paire électron-trou.
2.1.4.b Recombinaison
Le phénomène de recombinaison s'oppose à celui d’ionisation thermique et d’absorption

optique. Lorsqu'un électron libre arrive, lors de son déplacement dans le cristal, à proximité d’un
ion positif, il peut être « capturé » par ce dernier afin de satisfaire sa liaison de covalence. La
liaison de covalence est alors rétablie. Dans le modèle des bandes, un électron de la bande de
conduction libère sa place et vient occuper une place libre dans la bande de valence, comblant
alors un trou. Le passage de la bande de conduction à la bande de valence s'accompagne d'une
restitution d'énergie sous forme de chaleur ou d'émission de lumière10. Le photon émis a pour
h⋅c
énergie Eg = avec h constante de Planck, λ longueur d'onde émise et c vitesse de la
λ
lumière (voir Figure 6).
10
Cet effet est utilisé de manière extensive dans les lasers.
27
Figure 6: Recombinaison d’une

paire électron-trou, en étant
accompagnée avec l’émission
d’un photon.
2.1.5 Semiconducteur intrinsèque
Il est actuellement possible de produire des cristaux purs avec moins d'un atome étranger pour
10 11 atomes du semiconducteur pur : on parle alors de semiconducteur intrinsèque. Par
extension, cela désigne tout semiconducteur non-dopé.
Le silicium qui appartient à la colonne IV de la classification périodique des éléments reprise dans
le tableau 2 en fait partie. Le silicium intrinsèque a, comme on a pu le voir précédemment, 14
électrons dont 4 de valence, un gap de 1.12 eV, une densité de 5.1022 atomes.cm-3 et une densité
massique de 2.33 g.cm-3. La structure du cristal a déjà été vue (cf. figure 1.b et figure 7) et la
structure de bande est celle de la figure 7.
II III IV V
Bore B (Z=5) Carbone C (Z =6) Azote N (Z = 7)
Aluminium Al (Z = 13) Silicium Si ( Z = 14) Phosphore P (Z = 15)
Zinc Zn (Z= 30) Gallium Ga (Z = 31) Germanium Ge (Z = 32) Arsenic As (Z = 33)
Cadmium Ca (Z= 48) Indium In (Z = 49) Étain Sn (Z = 50) Antimoine Sb (Z = 51)
Tableau 2: Classification périodique des éléments : extrait le plus couramment utilisé en électronique
Figure 31: Structure cristalline du silicium intrinsèque et diagramme de bande correspondant.
28
2.1.5.a La loi d’action de masse
La mécanique statistique montre que la population d'électrons dans la bande de conduction n

(cm-3) et la population de trous dans la bande de valence p (cm-3) peut s'écrire11 :
⎧ ⎛ Ec − EF ⎞ ⎛ ΔEc ⎞
⎪n = N c exp ⎜ − ⎟ = N c exp ⎜ − ⎟ (eq.2.3)
⎪ ⎝ k BT ⎠ ⎝ k BT ⎠
⎨
⎪ p = N exp ⎛ − EF − Ev ⎞ = N exp ⎛ − ΔEv ⎞ (eq.2.4)
⎪ v ⎜ ⎟ v ⎜ ⎟
⎩ ⎝ k BT ⎠ ⎝ k BT ⎠
avec N c et N v les densités effectives d'état respectivement des électrons dans la bande de
conduction (égale à 2.82 1019.cm-3 à 300K pour Si) et des trous dans la bande de valence (égale à
1.83 1019.cm-3 à 300K pour Si)12. ΔEc et ΔEv représentent les différences d'énergie entre la
bande de conduction (respectivement la bande de valence) et le niveau de Fermi. (cf. figure 7).
Comme ΔEv + ΔEc = Eg , nous obtenons :
⎛ Eg ⎞
p.n = N v N c exp ⎜ − ⎟ (eq.2.5)
⎝ k BT ⎠
A une température donnée, ce produit dépend donc seulement des densités d’états, et du gap –
les quantités invariantes lors du dopage d’un semiconducteur (i.e. passage intrinsèque à
extrinsèque, cf. 2.5). Le produit p.n reste donc le même pour un semiconducteur intrinsèque et
extrinsèque.
2.1.5.b Calcul de la concentration intrinsèque
Comme le cristal d’un semiconducteur intrinsèque est pur, tous ces électrons et des trous
proviennent de l’ionisation thermique (i.e. génération de paire d’électron-trou). Les populations
d’électrons et de trous libres sont donc en quantités égales, appelée la population intrinsèque
ni :
ni = n = p = p.n
⎛ Eg ⎞
ni = N v .N c exp ⎜ − ⎟ (eq.2.6)
⎝ 2 k BT ⎠
≈ 1.4 ×1010 cm −3 pour le Silicium à 300K
Finalement, on notera que pour un semiconducteur intrinsèque, le niveau de Fermi se trouve un

peu près à la moitié du gap : ΔEc ≈ ΔEv ≈ Eg 2 .
11
Ces expressions sont obtenues avec le calcul d’intégral mentionné à la fin de 2.1.2 (i.e. eq.2.2). La mécanique statistique permet d’avoir
l’expression de la densité d’état ρ(E).
12
Nc et Nv varient en T3/2.
29
2.1.6 Semiconducteur extrinsèque
2.1.6.a Dopage d’un semiconducteur
Le silicium est un semiconducteur intrinsèque rarement utilisé en tant que tel13 (1 génération de
paire électron-trou pour 3.44 1012 atomes à 300K). Par contre l'adjonction d'éléments étrangers
par le bais de dopage (à raison de 1016 à 1018 atomes étrangers par cm3) permet de changer
significativement ses propriétés de conduction tout en conservant les propriétés physiques et
chimiques du silicium : on parle alors de silicium extrinsèque dopé N (si on favorise les électrons)
ou P (si on favorise les trous). Il y a deux moyens d'introduire des impuretés dans un cristal de
semiconducteur (c'est à dire le doper) :
• Dopage par diffusion : il s’agit d’une méthode douce qui consiste à mettre le cristal au
contact du matériau dopant à forte température (typiquement dans un four de diffusion
entre 850°C et 1150°C) et d'attendre la diffusion du dopant dans le matériau. Le dopant
peut être en phase solide (auquel cas il est transporté jusqu'au matériau par un gaz
vecteur inerte à partir d'un composé solide qui se sublime), en phase liquide (le gaz
vecteur baigne dans le liquide ou l'effleure) ou enfin en phase gazeuse (on introduit le gaz
contenant l'espèce dopante au contact du matériau).
• Dopage par implantation ionique : il s’agit d’une méthode forte qui consiste à accélérer
fortement des impuretés ionisées pour leur donner suffisamment d'énergie pour qu'elles
puissent pénétrer le matériau à doper. Plus l'accélération est importante, plus la
profondeur d'implantation est grande. L'inconvénient de la méthode est le fort désordre
cristallin qu'elle engendre, réduisant entre autres la mobilité des porteurs dans le
matériau.
Comme conséquences du dopage, le niveau de Fermi et la population des porteurs libres

(électrons dans la bande de conduction et trous dans la bande de valence) sont fortement
modifiés par rapport au semiconducteur intrinsèque. Cependant, d’après la loi d’action de
masse, le produit p.n reste invariante quel que soit le dopage ( p.n = ni2 ).
2.1.6.b Semiconducteur extrinsèque dopé N
Nous obtenons un semiconducteur de type N en insérant dans le cristal de silicium des atomes
possédant 5 électrons sur leur couche de valence, c'est à dire des éléments de la colonne V tels
que le phosphore ou l'arsenic. Prenons l'exemple d'un dopage par le phosphore : le phosphore
étant pentavalent, il va mettre en commun (figure 8) quatre de ses cinq électrons pour satisfaire
les liaisons de covalence. De fait, le cinquième électron est très faiblement lié à l'atome de
phosphore et se retrouve très rapidement "libre" dans la bande de conduction. L'atome de
phosphore (appelé atome donneur) qui a perdu son électron devient dès lors un ion positif fixe
du cristal 14.
13
photorésistances et thermistance principalement.
14
La neutralité électrique globale du cristal est toujours conservée puisque l'électron libre reste dans le cristal.
30
Figure 8: Structure du silicium dopé phosphore et diagramme de bande correspondant.
• Population des porteurs libres : A température ambiante la quasi-totalité des atomes

donneurs sont ionisés : on considère que la densité de dopage est supérieure à la densité
de paire électron-trou que le silicium peut générer à température ambiante, si bien que la
densité d'électrons de la bande de conduction est égale à la densité d'atomes donneur.
En effet, soit N d la concentration d'atomes donneurs : la population d'électrons dans la
bande de conduction est égale également à N d (élément qu'on peut retrouver
mathématiquement en appliquant la neutralité de la charge qui dit que n = p + Nd ≈ Nd

). On se sert de loi d'action de masse pour calculer la densité de trous dans la bande de
valence : p ⋅ n = ni2 ⇒ p ≈ ni2 N d . Comme n >> p , les électrons sont les porteurs
majoritaires et les trous sont les porteurs minoritaires.
• Le niveau de Fermi : Le niveau de Fermi se trouve décalé vers la bande de conduction15

(c.f figure 8) puisqu'il y a beaucoup plus d'électrons dans la bande de conduction que de
trous dans la bande de valence16. Quantitativement, on peut facilement calculer le
nouveau niveau de Fermi EFn en utilisant l’équation 2.3 :
⎧ ⎛ Ec − EFi ⎞
⎪ni = N c exp ⎜ − ⎟
⎪ ⎝ k BT ⎠
⎨ ⇒ EFn = EFi + k BT ln ( N d ni ) (eq.2.7)
⎪ N = N exp ⎛ − Ec − EFn ⎞
⎪ d c ⎜ ⎟
⎩ ⎝ k BT ⎠
avec EFi le niveau de Fermi du silicium intrinsèque pur.
• Application numérique : pour un dopage de 10 18 atomes de phosphore par cm 3 : à 300K,

n = 1018 cm−3 et p = 225 cm−3 .
15
Il n'est pas rare dans la littérature de trouver représenté sous le niveau de Fermi des trous ou des ions positifs (en plein milieu de la bande
interdite) qui représentent l'origine des électrons qui n'ont pas leur équivalent dans la bande de valence.
16
On peut voir le niveau de Fermi comme une "jauge à électrons": plus il est élevé, plus le matériau comporte d'électrons libres.
31
2.1.6.c Semiconducteur extrinsèque dopé P
On obtient un semiconducteur de type P en insérant dans le cristal de silicium des atomes

possédant 3 électrons sur leur couche de valence, c'est à dire des éléments de la colonne III tels
que le bore ou l'indium. Prenons l'exemple d'un dopage par le bore : le phosphore étant
trivalent, il va mettre en commun (figure 9) ses trois électrons pour satisfaire les liaisons de
covalence qu'il peut satisfaire. Il va rester une liaison de covalence non satisfaite. Les électrons
participant aux liaisons n'étant pas discernables les uns des autres, on peut considérer qu'un
atome de silicium voisin a cédé son électron au bore ce qui en fait un atome accepteur dont la
neutralité électrique disparait : il devient un ion négatif fixe (puisqu'il a plus d'électrons en orbite
que de protons dans son noyau).
On se retrouve ainsi avec un trou dans le cristal de silicium. Ce trou aura tendance à vouloir se
combler : il cherchera donc à "happer" les électrons libres passant à proximité.
Figure 9: Structure du silicium dopé bore et diagramme de bande correspondant.
Le raisonnement à température ambiante est similaire à celui tenu pour le semiconducteur

extrinsèque dopé N. La quasi-totalité des atomes accepteurs sont ionisée avec la densité de
dopage bien supérieure à la densité de paire électron-trou que le silicium peut générer à
température ambiante.
• Population des porteurs libres : La densité de trous de la bande de valence est égale à la
densité d'atomes accepteurs p = n + Na ≈ Na (application de l'équation de neutralité
électrique) avec N a la concentration d'atomes accepteurs. La loi d'action de masse
permet de retrouver la population d'électrons dans la bande de conduction (figure 9) :
p ⋅ n = ni2 ⇒ n ≈ ni2 N a . Comme p >> n , les trous sont les porteurs majoritaires et les
électrons sont les porteurs minoritaires.
• Le niveau de Fermi : Le niveau de Fermi se trouve cette fois-ci décalé vers la bande de
32
valence17 puisqu'il y a beaucoup plus de trous dans la bande de valence que d'électrons
dans la bande de conduction. Le niveau de Fermi EFp (voir figure 9) résultant du dopage
peut être calculé à l’aide de l’équation 2.4 :
⎧ ⎛ EFi − Ev ⎞
⎪ni = N v exp ⎜ − ⎟
⎪ ⎝ k BT ⎠
⎨ ⇒ EFp = EFi − k BT ln ( N a ni ) (eq.2.8)
⎪ N = N exp ⎛ − EFp − Ev ⎞
⎪ a v ⎜ ⎟
⎩ ⎝ k BT ⎠
avec EFi le niveau de Fermi du silicium intrinsèque pur.
Application numérique : considérons un dopage de 10 16 atomes de phosphore par cm 3 : à 300K,

p = 1016 cm−3 et n = 2.25 ×104 cm−3 .
2.1.6.d Cas général de dopage successif de semiconducteurs
Il est fréquent, au cours de la réalisation de circuits intégrés d'un semiconducteur soit soumis, de
manière directe ou pas, à plusieurs dopages successifs. Pour calculer les populations d'électrons
dans la bande de conduction et de trous dans la bande valence, il faut recourir aux deux lois
suivantes :
• Loi de la neutralité électrique : n + Na = p + Nd
• Loi d'action de masse: p.n = ni2
L'application de ces deux lois permet de définir les concentrations en porteurs libres :
2
( Nd − Na ) + ( Nd − Na ) + 4ni2
n=
2
2
− ( Nd − Na ) + ( Nd − Na ) + 4ni2
p=
2
Ces formules génériques se simplifient selon le dopage prédominant :

• Na >> Nd : le matériau est de type P (cas traité précédemment)
• Nd >> Na : le matériau est de type N (cas traité précédemment)
• Na = Nd : le matériau est de type intrinsèque par compensation ou neutralisation
mutuelle.
17
Il n'est pas rare dans la littérature de trouver représenté au-dessus du niveau de Fermi des électrons ou des ions négatifs (en plein milieu de la
bande interdite) qui représentent l'origine des trous qui n'ont pas leur équivalent dans la bande de conduction.
33
2.1.7 Conduction dans les semiconducteurs : courant de conduction et

courant de diffusion
Il existe deux phénomènes pouvant mettre des charges en mouvement dans un semiconducteur
: le plus connu est sans conteste le phénomène de conduction qui veut que sous l'influence d'un
champ électrique, les charges électriques se mettent en mouvement. Un second phénomène,
moins connu, peut mettre des charges en mouvement : c'est le phénomène de diffusion selon
lequel lorsqu'il y a concentration de porteurs en un point d'un semiconducteur, ces derniers
auront tendance à occuper la totalité du volume qui leur est offert. Nous allons, dans cette
partie, étudier ces deux phénomènes.
2.1.7.a Un courant de trou ..!
Il est temps d'éclaircir un point qui peut être obscur à savoir la notion de courant de trous : on a
vu qu'un trou est par définition une absence d'électron dans la bande de valence que l'on
considère comme étant une particule. On considère également que le trou peut être mis en
mouvement. Le courant de trou est un phénomène indirect : ce n'est pas le trou lui-même qui
bouge mais disons plutôt qu'il se transfère. La figure 10 illustre cela.
Figure 10: Principe du courant de trou.
Admettons qu'à l’instant t0, un électron quitte l'atome A pour partir dans la bande de conduction
laissant un trou dans la bande de valence. Celui-ci devient un ion positif et présente une liaison
de covalence non-satisfaite (étape 1 de la figure 10). Sous l'action du champ électrique présent,
un électron ayant acquis suffisamment d'énergie peut quitter l'atome B pour se retrouver happé
par l'atome A qui comble ainsi son trou mais fait apparaître un trou en B : l'atome B devient un
ion positif (étape 2 de la figure 10). Enfin la même chose se reproduit entre B et C : l'atome C
perd un électron au profit de l'atome B (étape 3 de la figure 10) . Si on regarde la sitaution d'un
point de vue global, le trou s'est déplacé de A en C .... Le déplacement des trous se faisant par
propagation, le mouvement des trous est plus lent que celui des électrons.
34
2.1.7.b Courant de conduction
Considérons le cas d'un semiconducteur isolé. En l'absence de phénomènes extérieurs, les

porteurs de charges mobiles (électrons et trous) se déplacent de manière chaotique et aléatoire
sans direction privilégiée. Il n'existe pas de circulation de charge à l'échelle macroscopique.
Figure 11: Densité de courant dans un semiconducteur.
Appliquons maintenant un champ électrique à ce semiconducteur (par exemple via le biais d'une
différence de tension V ), le champ électrique va mettre les charges positives (les trous) en
mouvement dans son sens et les charges négatives (les électrons) en sens inverse. D'un point de
vue macroscopique, on va observer un mouvement des charges dont la vitesse de déplacement
peut s'écrire :
Dans ces expressions, µe et µ h représentent respectivement la mobilité des électrons et trous au

sein du matériau. Elles dépendent :
• de la température : plus la température est élevée, plus le nombre de collisions entre
particules est élevé et plus la mobilité est réduite,
• du dopage : le dopage va jouer sur les trous et les électrons déjà présents dans le
semiconducteur et donc influencer la mobilité des charges,
• du champ électrique qui va jouer sur le temps moyen entre collisions : d'après le modèle
simplifié de Drude, la mobilité peut s'écrire µ = qτ / m * avec q la charge, τ le temps
moyen entre deux collisions et m * la masse effective de la particule18.
On peut retrouver quelques valeurs de mobilités de semiconducteurs dans le tableau 3 :

Mobilité à T = 300K Électrons (cm 2 .V −1 .s −1 ) Trous (cm 2 .V −1 .s −1 )
Ge 3900 1900
Si 1500 475
GaAs 8500 400
Tableau 3: Quelques mobilités de semiconducteur
Ces déplacements de porteurs correspondent à deux courants de conduction dont l’expression
18
Il s’agit d’une valeur de masse effective des électrons et des trous libres dans le cristal car même s’ils ne sont pas liés à un noyau, leur
mouvement est toujours sous influence du cristal (i.e. ils sont « quasi » libres).
35
est donnée par19 :
Avec n et p la population des électrons et trous libres, et −e = −1.6 ×10−19 C (la charge d’un trou
est +e).
Cela donne au final la relation suivante20 :
Nous retrouvons donc une résultat très familier : la densité de courant de conduction est
r
proportionnelle au champ électrique E et à la conductivité du matériau σ ( Ω−1 cm −1 ).
2.1.7.c Courant de diffusion
La diffusion est un phénomène de transport des particules sous l'effet de l'agitation thermique et
qui a pour objectif d’uniformiser la distribution spatiale de ces particules. Elle est donc un
processus non réversible dont le "moteur" est le gradient de la densité des particules, et se décrit
très simplement à l'aide de la première loi de Fick21:
Le signe négatif de l'équation traduit le fait que les particules avec une distribution de densité
r
n (r) diffusent vers les régions à plus faible densité. D est appelé coefficient de diffusion et est
généralement exprimé en cm 2 .s −1 : il traduit la capacité du matériau à diffuser22.
Dans le cas de semiconducteurs avec une densité d’électrons libres n et une densité de trous
libres p, nous aurons deux courants électriques issus de la diffusion des électrons et des trous23:
Enfin, le courant de diffusion totale est donné par :
19
Ces expressions sont similaires à celle du courant de déplacement des électrons dans un métal, donnée par le modèle de Drude.
20
Cette relation n'est jamais que l'expression de la loi d'Ohm avec R=L/(σS).
21
On pourra noter l'analogie de cette loi avec la loi d'Ohm.
22
Une analogie qui pourrait être faite pour illustrer D serait la suivante : prenez deux gouttes d'encre et faites en tomber une dans de l'eau et
l'autre dans du gel pour cheveu par exemple : l'encre va se diffuser de manière quasi instantanée dans l'eau et va mettre beaucoup plus de temps
pour se répartir dans le gel. Ces deux matériaux n'ont pas le même coefficient de diffusion. On peut faire la même expérience avec un matériau
poreux et l'autre non pour rester dans le domaine solide.
23
Les courants de particules sont multipliés par la charge des porteurs pour devenir les courants électriques (-e pour électrons et +e pour trous).
36
2.1.7.d La relation d’Einstein
Albert Einstein propose en 1905 une relation très simple et très surprenante qui relie la
constante caractéristique du phénomène de diffusion avec celle de la conduction. Il s’agit de la
relation d’Einstein24 qui s’écrit:
D k BT
=
µ q
Cette équation de toute beauté relie le coefficient de diffusion D qui représente la facilité des
porteurs à se déplacer sous l'effet d'une force engendrée par un gradient de la densité avec la
mobilité µ qui représente la facilité des porteurs de charge q à se déplacer sous l'effet d'une
force engendrée par un champ électrique. Appliquons cette relation au cas des électrons et de
trous libres dans un semiconducteur, nous obtenons:
De Dh kBT
= = (eq.2.11)
µe µ h e
2.1.7.e Densités de courant dans un semiconducteur
En résumé, dans un semiconducteur soumis aux deux phénomènes de conduction (présence d'un
champ électrique) et de diffusion (matériau non homogène), la densité de courant totale peut
s'écrire :
ce qui peut s'écrire aussi :
24
Il s’agit d’une des 3 articles célèbres d’Einstein en 1905. Les deux autres sont : la quantification de la lumière, et la relativité restreinte.
37
Conclusion
Nous avons, au cours de cette partie, rappelé les bases de physique de semiconducteur nécessaire
à la compréhension des composants électroniques. De la structure de l'atome à celle du cristal,
nous avons abordé les phénomènes permettant de générer des charges au sein d'un
semiconducteur et avons établi les équations des mouvements (courant de conduction et de
diffusion) de ces charges dans le semiconducteur. Nous allons pouvoir passer maintenant à
l'étude de la structure de base de tout composant électronique à savoir la jonction PN.
38
2.2 La jonction PN
2.2.1 Résumé du fonctionnement
Une jonction PN est un matériau semiconducteur qui n'est pas dopé de manière uniforme,
constitué d'une partie dopée P et d'une partie dopée N. Du fait de la disparité de concentrations
de porteurs dans les deux parties de la jonction PN, une migration de trous et une migration
d'électrons vont avoir lieu : ce phénomène de diffusion qui a lieu à la jonction des deux parties
dopées P et N va laisser les ions donneurs et accepteurs de chaque partie seul, créant ainsi deux
zones de neutralité opposées (positive et négative), ce qui va créer une zone de charge d'espace
et donc générer un champ électrique qui va s'opposer à la diffusion des porteurs de charges.
Nous allons étudier l'établissement de ce régime stationnaire puis nous étudierons le

comportement de la jonction PN soumise à une polarisation extérieure.
2.2.2 La jonction PN en boucle ouverte : établissement du régime

stationnaire
Prenons deux semiconducteurs dopé P et N (figure 12.a) et mettons en contact. Après un bref
régime transitoire (figure 12.b), un régime permanent va s'établir (figure 12.c).
2.2.2.a Régime transitoire :
Les porteurs majoritaires de chaque côté vont diffuser vers le côté adjacent : les électrons
diffusent vers le silicium dopé P et les trous diffusent vers le silicium dopé N (cf. figure 12.b). Les
électrons qui pénètrent dans le silicium dopé P vont se recombiner avec les trous présents en
grand nombre du côté P de la jonction et de même pour les trous (recombinaison avec les
électrons) qui diffusent dans le silicium dopé N.
On se retrouve alors avec une zone de déplétion (sans trou ni électron) autour de la jonction
appelée zone de charge d'espace (cf.figure 12.c). Cette zone n'étant pas neutre, le côté N de la
zone est positif puisque les électrons sont partis et le côté P est négatif puisque les trous ont été
comblés. Cette zone de charge d'espace (ZCE) polarisée crée un champ électrique (création d'un
dipôle électrique) qui va s'opposer au mouvement des porteurs. La zone de charge d'espace va
grandir jusqu'à atteindre un équilibre qui est celui pour lequel le champ électrique appelé champ
de rétention de diffusion est assez fort pour que les pertes par diffusion soient compenser par
les courants de conduction induit par ce champ électrique.
2.2.2.b La jonction PN à l'équilibre
Elle présente les caractéristiques électriques de la figure 13. Il existe, entre la région P et la
région N, une barrière de potentiel énergétique pour les charges mobiles. L'existence de cette
barrière se traduit par une différence de potentiel électrique liée au champ de rétention de la
diffusion. L'existence de la barrière de potentiel peut être mise en évidence par le travail W p qu'il
faut fournir pour faire passer un trou de la région neutre P à la région neutre N ou pour faire
passer un électron en sens contraire (voir figure 13).
39
Figure 12: (a) Les deux semiconducteurs P et N avant contact. (b) La diffusion des porteurs
majoritaires. (c) La création d’une zone de charge d’espace et l’établissement du régime
permanent.
La valeur de la barrière de potentiel se déduit de l'équilibre sur les densités de courants qui sont
nulles (à la fois pour les électrons et les trous) puisque le courant de conduction compense le
courant de diffusion. Cette compensation est traduit par :
40
Le potentiel à calculer étant l'intégrale du champ électrique sur la ZCE. D’une manière cohérente,
on obtient:
k BTdn N k BT N dp
VΦ = ∫P n VΦ = − ∫
e e P p
k T ⎛n ⎞ k T ⎛N N ⎞ k BT ⎛ p P ⎞ k BT ⎛ N a N d ⎞
= B ln ⎜ N ⎟ = B ln ⎜ a 2 d ⎟ = ln ⎜ ⎟= ln ⎜ 2 ⎟
e ⎝ nP ⎠ e ⎝ ni ⎠ e ⎝ pN ⎠ e ⎝ ni ⎠
soit la formule finale :

k BT ⎛ N a N d ⎞
VΦ = ln ⎜ 2 ⎟ (eq.2.13)
e ⎝ ni ⎠
Cette tension est la fameuse tension de seuil de la diode VT souvent aux alentours de 0.7V
Figure 13: La jonction PN à l'équilibre : porteurs (a) charges (b), champ électrique (c) et potentiel (d).
On peut également calculer la largeur de la ZCE (figure 13):

• Neutralité globale de la ZCE : xN N d = xP N a . On s'aperçoit que la ZCE s'étend du côté le
moins dopé donc du côté du silicium dopé N dans notre cas.
41
• Détermination du champ électrique à l'aide de l'équation de Poisson :
avec ρ ( x) la densité de charge (figure 13.b). Comme est une fonction constante par
morceau, on va calculer la répartition du champ sur chaque côté séparément.
• Répartition du champ électrique de rétention du côté P (sachant que E (− xP ) = 0 ) :

eN a
E ( x) = − ( x + xP )
ε 0ε Si
• Répartition du champ électrique de rétention du côté N (sachant que E ( xN ) = 0 ) :

eN d
E ( x) = ( x − xN )
ε 0ε Si
• Valeur du champ maximal Emax (en x = 0 ) :

eN a eN d
Emax |x =0 = − xP = − x
ε 0ε Si ε 0ε Si N
• On déduit de la formule précédente la largeur de la zone d'espace :

ε 0ε Si ⎛ 1 1 ⎞
WZCE = xP + xN = Emax ⎜ + ⎟
e ⎝ Na Nd ⎠
• On remplace la dernière inconnue (à savoir Emax ) par le potentiel de diffusion VΦ qui

correspond à l'air du triangle (cf. figure 13 formé par la répartition du champ électrique –
notre fameuse barrière de potentiel–) soit:
xN
VΦ = ∫ E ( x)dx
− xP
qui s'exprime également de manière géométrique par:
On obtient donc :
2ε 0ε Si ⎛ 1 1 ⎞
WZCE = ⎜ + ⎟ VΦ (eq.2.14)
q ⎝ Na Nd ⎠
kBT ⎛ N a N d ⎞
• Avec la barrière de potentiel déduite dans la partie précédente VΦ = ln ⎜ 2 ⎟ , on
e ⎝ ni ⎠
arrive au résultat final :
2k BT .ε 0ε Si ⎛ 1 1 ⎞ ⎛ Na Nd ⎞
WZCE = 2 ⎜ + ⎟ ln ⎜ 2 ⎟
e ⎝ Na Nd ⎠ ⎝ ni ⎠
42
2.2.3 Jonction PN en court-circuit et en polarisation
Polariser la jonction, c'est lui appliquer une tension V (c.f figure 14). On peut considérer que
cette tension V se reporte de manière exclusive sur la zone de déplétion (la ZCE) du fait de sa
très grande résistivité en l'absence de charges mobiles.
2.2.3.a Diagramme de bandes
Considérons d’abord le cas de la jonction en court-circuit (i.e. V=0). En tant que potentiel
chimique des électrons25, il est évident que le niveau de Fermi est le même partout dans un
cristal semi-conducteur non soumis à une différence de potentiel et à l’équilibre
thermodynamique. Dans le cas de la jonction PN, les niveaux de Fermi associés, EFn et EFp
restent alignés dans le schéma de bandes comme le montre la figure 14.b.
Figure 14: Schéma des bandes de semiconducteur dopé P et N (a), la jonction PN en court-circuit (b), la
jonction PN polarisée en direct (c), et en inverse (d).
Sachant que les niveaux de Fermi E Fp et EFn respectivement associés aux côtés P et N sont
alignés, la bande de conduction du silicium dopé P se situe à une énergie plus élevée que celle du
silicium N dopé N. Il en est de même pour les bandes de valence. Les bandes de valence et de
conduction sont continues dans le cristal : il y a donc une courbure de celles-ci sur la zone de
25
Cela n’est exact qu’à T=0K. Il y a une très légère différence (négligeable) entre le niveau de Fermi et le potentiel chimique.
43
charge d'espace. On peut calculer la différence d'énergie entre les bandes assez facilement :
Sans surprise, on retrouve la hauteur de barrière eVΦ précédemment calculée (c.f. équation 2.9).
La tension V de polarisation appliquée entre P et N correspond à un champ électrique extérieur

de PàN (algébriquement), qui est de sens opposé de celui au champ électrique de rétention. Par
conséquence, la barrière de potentiel que les porteurs majoritaires doivent « surmonter » pour
diffuser à travers la jonction devient : e(V -V). Quant aux niveaux de Fermi, la tension appliquée
Φ
impose une différence de potentiel chimique eV entre deux la partie P et N de la jonction. Par
conséquent, les niveaux de Fermi EFp et EFn ne sont plus alignées mais se diffère par eV (c.f.
figure 14.c et d). La largeur de la zone de charge d'espace est également modifiée par rapport au
cas en court-circuit. Le résultat dans l’équation 2.14 est modifié en :
2ε 0ε Si ⎛ 1 1 ⎞
WZCE = ⎜ + ⎟ (VΦ − V ) (eq.2.15)
q ⎝ Na Nd ⎠
Alors la ZCE diminue dans le cas de polarisation directe (c.f. figure 14.c) et augmente dans le cas
de polarisation inverse (c.f. figure 14.d).
2.2.3.b Courant dans une jonction PN
Il est constitué du courant de diffusion et du courant de conduction :
• Le courant de diffusion (>0, de PàN) a pour origine les porteurs majoritaires des
régions P et N proches de la zone de charge d'espace qui ont assez d'énergie pour
franchir la barrière de potentiel e (VΦ − V ) . Il peut s'écrire
⎡ e(V − V ) ⎤
I diffusion = I 0 exp ⎢ − Φ ⎥ (eq.2.16)
⎣ kbT ⎦
avec I 0 le courant de diffusion qui existerait en l'absence de la barrière de potentiel.
• Le courant de conduction (<0, de NàP) est constitué des porteurs minoritaires qui sont
en bordure de la zone de charge d'espace et qui se font entraîner par le champ électrique
de la ZCE. Ce courant est issu du phénomène de ionisation thermique du silicium
(extrêmement sensible à la température), et est appelée le courant de saturation Is :
⎛ Eg ⎞
I conduction = − I s = − A ⋅ T 3 exp ⎜ − ⎟ (eq.2.17)
⎝ k BT ⎠
avec A une constante du matériau.
44
⎡ e(V − V ) ⎤
Le courant total est donc donné par : I = I 0 exp ⎢ − Φ ⎥ − I s . Comme la nullité I V =0 = 0
⎣ kbT ⎦
⎛ eVΦ ⎞
pour le cas en court-circuit entraîne que I s = − I 0 exp ⎜ − ⎟ , nous avons finalement (c.f. figure
⎝ kbT ⎠
15):
⎡ ⎛ eV ⎞ ⎤
I = I s ⎢exp ⎜ ⎟ − 1⎥ (eq.2.18)
⎣ ⎝ kbT ⎠ ⎦
Remarque : Dans le cas d'une tension inverse trop forte, la zone de charge d'espace occupe de
plus en plus de volume. Les porteurs peuvent dès lors tirer suffisamment d'énergie du champ
électrique pour entrer en collision avec les ions du cristal et leur arracher des électrons qui à leur
tour vont reproduire le même phénomène. Cet effet cumulatif est appelé avalanche par
multiplication et produit un courant inverse très important conduisant à la destruction de la
jonction26
Figure 15: Caractéristique I-V

d’une jonction PN.
2.2.3.c Capacité de transition CT et capacité de diffusion Cd de la jonction PN
La jonction PN présentant une zone de charge d'espace composée de deux charges opposées :
elle se comporte donc comme un condensateur appelé capacité de transition CT (les régions
neutres P et N font office d'électrodes et la ZCE en est le diélectrique) de valeur:
S
CT = ε 0ε Si
WZCE
La capacité de transition dépend de la tension de polarisation inverse puisque c'est dans cet état
qu'elle est significative. Si on appelle CT 0 la valeur de la capacité à polarisation nulle, on peut
26
Un autre phénomène lié à un champ électrique intense est l'effet Zener où le champ électrique exerce une force suffisante pour extraire les
électrons de leurs liaisons de covalence, créant ainsi des paires électrons-trous et augmentant par là -même le courant inverse. Ce phénomène
est réversible (contrairement à celui d'avalanche) et est exploité dans les diodes Zener.
45
écrire la capacité de la manière suivante :

CT 0
CT =
Vinv
1−
VΦ
La valeur de cette capacité varie du pF à la centaine de pF. Elle est parfois notée C j comme
capacité de jonction.
Un second effet capacitif existe dans la photodiode : il ne s'agit pas, contrairement à la capacité
de transition, d'une capacité physiquement existante dans la structure mais plutôt d'un
phénomène dont la représentation physique correspond à celui d'une capacité. Le phénomène
de recombinaison locale des trous et des électrons de part et d'autre de la ZCE n'est pas
instantané : il dépend d'un temps moyen noté τ n qui est la durée de vie moyenne des porteurs
dans la région neutre concernée (de l'ordre de la nanoseconde). Cela signifie que,
temporairement, il existe une accumulation de charge positive et de charge négative de part et
d'autre de la ZCE du fait des porteurs de charge non recombinés. Cela peut être assimilé à une
capacité dite de diffusion dont la valeur dépend directement du courant I traversant la jonction
(c'est donc un phénomène présent principalement dans la jonction polarisée en direct) et dont
l'expression littérale est la suivante :
eτ
Cd = n I
k BT
2.3 Approche grand-signal et petit-signal

L'utilisation simple de la jonction PN est la diode. Il en existe diverses catégories et leur champ
d'application est multiple :
• démodulation en amplitude : première utilisation historique pour les ondes radios,
• conversion en puissance : utilisation fréquente pour convertir une tension alternative en
tension continue par rectification par pont de iode ou autres procédés,
• protection des circuits : les diodes sont très souvent utilisées montées en inverse en
parallèle pour la protection d'étages d'entrées de circuits électroniques intégrés : dès que
la tension dépasse la valeur nominale autorisée, la diode devient passante, protégeant
ainsi le circuit. On les retrouve aussi sur les circuits de contrôle moteur ou de relais où
elles absorbent les pics de courant,
• détection de radiations : outre l'application de détection de lumière, les diodes sont très
utilisées pour détecter tout type de radiations et de particules à haute énergie,
• détection de température : du fait de sa forte dépendance en température, la diode peut
être utilisée en détection,
• aiguillage du courant : utilisée en inverse, la diode permet d'empêcher le
fonctionnement des circuits en courant inverse.
La diode a ainsi un nombre d'utilisation multiple. Nous allons dans cette partie faire l'étude d'un
circuit classique utilisant la diode, ce qui va nous permettre de présenter la méthodologie
classique d'étude d'un circuit et en particulier les notions de régime statique, régime dynamique,
analyse grand signal et analyse petit signal.
46
2.3.1 Le circuit
Étudions le circuit de la figure 16. Il s'agit d'une

diode D1 en série avec une résistance R1 (de
valeur 1k Ω ) et alimentée par une source de
tension idéale Vs . Ce montage est classiquement
utilisé pour la commande en tension de diode
électroluminescente avec la résistance qui
permet de limiter le courant dans la diode.
Figure 16: Circuit simple d'une diode
montée en série d'une résistance.
2.3.2 Régime statique
Commençons tout d'abord l'étude du circuit par la détermination du point de fonctionnement de

circuit en régime établi c'est à dire lorsque Vs est à une valeur fixe appelée VQ (Q pour
quiescent) tension de polarisation ou encore tension de repos. On sait, d'après l'étude physique
faite précédemment, que la diode présente la caractéristique27 I d = f (Vd ) de la figure 17.
Figure 17: Caractéristique I-V de la diode.
On sait par ailleurs que l'équation qui lie courant et tension dans la résistance est la loi d'ohm
soit VR = R1 ⋅ I d . A ceci on rajoute la loi des mailles qui dit que Vs = Vd + VR et nous avons la
totalité des équations du circuit. En supposant Vs positif et de surcroit supérieur à VT , on sait
⎛ Vd ⎞
que la diode est polarisée en direct soit I d = I s ⋅ ⎜ exp ⎟ avec η facteur de non-idéalité de la
⎝ ηUT ⎠
27
La diode idéale est une diode dont la tension de seuil est nulle et dont la tension à ses bornes reste nulle quel que soit le courant qui la traverse
(pente infinie).
47
kBT
diode28 et UT = .
e
2.3.2.a Calcul explicite du point de fonctionnement
Pour obtenir la totalité des courants et des potentiels du circuit de la figure 17, il suffit d'écrire
l'égalité des courants dans la diode et dans la résistance couplée à la loi des mailles :
Cette équation est non-linéaire. Pour obtenir une expression explicite de cette fonction, il faut
utiliser la fonction W de Lambert aussi appelée Fonction Oméga qui est la fonction inverse de
f (w) = wew ce qui donne w = W ( f ) .
Nous n'allons pas détailler ici le calcul de la solution mais donner seulement les étapes clés :
I s R1 ⎛ I ⎞ I ⎛ Vd ⎞
• w= ⎜ + 1⎟ avec = exp ⎜ ⎟ et Vd = Vs − R1 ⋅ I
ηUT ⎝ I s ⎠ Is ⎝ ηUT ⎠
⎛ R I Vs + R1I s ⎞
• en utilisant la fonction Oméga w = W ⎜ 1 s ⋅ e ηUT ⎟
⎜ ηUT ⎟
⎝ ⎠
• on pose les hypothèses suivantes : R1Is = Vs et I / Is >> 1 pour obtenir la solution finale :
Cette résolution explicite étant assez complexe, on peut recourir à une résolution implicite par
calcul itératif.
2.3.2.b Calcul par itération de la solution
En utilisant les outils informatiques, on peut très rapidement calculer la solution par calcul
itératif. Les étapes de résolution sont les suivantes :
I ⎛ V ⎞
• on réarrange l'équation de la diode : + 1 = exp ⎜ d ⎟
Is ⎝ ηUT ⎠
• on utilise les logarithmes népériens de chaque côté de la formule précédente et on
remplace la valeur du courant I par l'expression des potentiels (tirés de la loi de mailles)
et de la résistance R1 (loi d'Ohm) :
⎛ V −V ⎞
Vd = ηUT ln ⎜ s d + 1⎟
⎝ R1I s ⎠
28
Une diode réelle par rapport à la jonction PN idéale étudiée auparavant présente une résistance série due aux zones P et N neutres de la diode
et une génération-recombinaison des porteurs dans la zone de charge d'espace. Ces deux phénomènes qui n'ont pas été considérés dans l'étude
précédente sont généralement représentés par un facteur appelé facteur d'idéalité de la diode dont la valeur est comprise entre 1 et 2.
48
Il suffit ensuite de partir d'une valeur initiale pour Vd et de calculer la nouvelle valeur obtenue et
ainsi de suite jusqu'à stabilisation de cette valeur. On remarquera la formulation en logarithme
de la formule préférée à la formulation exponentielle de manière à favoriser la convergence de la
solution.
2.3.2.c Résolution graphique
La résolution la plus simple est sans contestation possible la méthode graphique. On trace sur la
même courbe la caractéristique I-V de la diode et la caractéristique I-V (loi d'ohm) appelée droite
de charge de la résistance. On peut voir ces deux courbes comme les lois d'existence de la diode
et de la résistance dans le courant. Pour que ces deux éléments puissent exister dans le même
circuit, il faut qu'ils aient des points communs (ce qui revient à dire que le courant qui traverse la
diode est le courant qui traverse la résistance). La solution est donc l'intersection de ces deux
courbes : on obtient un couple ( IQ ,VQ ) comme le montre la figure 18.
Figure 18: Résolution graphique du point de fonctionnement.
Nous avons maintenant le comportement statique de ce circuit, c'est à dire que nous sommes
capables d'en établir les potentiels et les courants fixes. Intéressons-nous maintenant à l'aspect
dynamique.
2.3.3 Étude dynamique
Un circuit est généralement soumis à des stimuli externes variables au cours du temps pour
lesquels ils donnent une réponse en sortie. Il est fréquent et commode en électronique de
séparer le régime statique du régime dynamique. Le régime statique donne le point de
fonctionnement du circuit, c'est à dire son état au repos auquel se rajoute (de manière plus ou
moins couplée) le régime dynamique qui caractérise le fonctionnement du circuit et celui qui
souvent crée la fonctionnalité.
L'approche ci-dessus développée est d'autant plus facile à appliquer que le circuit est linéaire, le
fonctionnement général du circuit étant alors la superposition du régime statique et du régime
49
dynamique. La plupart des composants et circuits électroniques étant non-linéaires, une

méthode a été développée pour l'étude des circuits électronique : c'est l'approche petit signal.
2.3.3.a Approche petit-signal
La modélisation petit signal est une technique communément employée en électronique29 pour
établir une approximation du comportement non-linéaire des circuits et composants par des
équations linéaires. Cette linéarisation se fait autour du point de fonctionnement et reste précise
pour de petites variations30. Le modèle petit signal est souvent extrait, en grande partie, des
caractéristiques I-V des circuits ou des fonctions de transfert établies en régime statique.
La méthode utilisée est donc la linéarisation autour du point de fonctionnement en recourant

aux dérivées partielles par rapport à l'ensemble des variables gouvernant le circuit31. Ces
dérivées partielles peuvent être traduites en terme d'inductances, de capacités et de résistances
mais également en terme de sources (tension ou courant) : un circuit électrique équivalent peut
être ainsi établi qui donne les signaux de sortie délivrés par le circuit en réponse à des entrées
variationnelles de petite amplitude. Le système étant linéarisé, le comportement petit signal est
superposé au régime statique pour donner le comportement complet du circuit. Il existe des
modèles petits signaux32.
Remarque : l'étude grand signal fait référence à l'étude de signaux dont la variation modifie le
point de polarisation : elle prend en compte les phénomènes non linéaires, les limitations dues
aux alimentations, ... L'analyse statique est considérée comme faisant partie de l'analyse grand
signal (cas extrême de variations extrêmement lente dont la fréquence tend vers 0).
2.3.3.b Conventions de notation
Afin de dissocier de manière visuelle et formelle l'étude d'un circuit, on dénotera les variables de
la manière suivante :
• un signal considéré dans une approche grand signal sera noté intégralement en
majuscule (y compris les indices). Ainsi une tension d'entrée sera notée VIN (t ) ,
• un signal considéré dans une approche petit signal sera noté intégralement en minuscule
(y compris les indices). Ainsi une variation autour d'un point de polarisation en entrée
sera notée vin (t ) ,
• un signal global, composé des deux aspects grand signal et petit signal, sera noté en
minuscule pour la variable et en majuscule pour l'indice, ce qui donne, en utilisant les
deux exemples précédents : vIN (t ) = VIN (t ) + vin (t ) .
2.3.3.c Comportement petit signal de la diode
Servons nous de la caractéristique I-V de la diode pour établir son schéma petit signal. Nous
29
Mais également dans d'autres domaines tels que la mécanique, ..., où on parle plutôt de linéarisation et de résolution au premier ordre.
30
Qui se trouve être le cas pour de nombreux circuits électroniques – communications, traitement du signal, ...– où le signal utile est souvent un
signal constant porteurs de petits variations contenant l'information.
31
Il sera fréquent de négliger l'influence de certaines variables, tout l'art de la modélisation étant dans le choix de ces variables et le domaine de
validité de des hypothèses posées.
32
Les modèles petit signal sont souvent présentés sous forme de quadripôle.
50
appliquons autour du point de fonctionnement VQ une petite variation et observons ce qui se

passe autour du point I Q (cf. figure 19). Toute se passe comme si la diode agissait comme une
∂i
admittance de valeur g d = d |Q constant ,V =V soit
∂vd D Q
Figure 19: Analyse petit signal de la diode.
On trouve une grandeur qui est bien homogène à une admittance et dont la valeur dépend de
celle du courant de polarisation. On peut établir la valeur de la résistance associée à l'admittance
ηUT
calculée rd qui se trouve être la résistance dynamique de la diode égale à .
IQ
Au comportement de type résistif de la diode, il faut ajouter l'effet capacitif de cette dernière
(qui n'apparaît bien évidemment pas la caractéristique I-V du régime statique), le modèle petit
signal étant la linéarisation par rapport à toutes les variables. On obtient ainsi le schéma
équivalent petit signal de la figure 20. La capacité de transition étant de l'ordre du pF en régime
direct et la capacité de diffusion de l'ordre du nF, elle est donc négligeable.
Figure 20: Schéma petit signal équivalent de la diode.
51
On peut ainsi déterminer le fonctionnement global du circuit.
2.3.4 Modèle global du circuit
Les deux études précédentes ont permis d'établir le modèle global du circuit de la figure 21. De
manière plus générale, l'étude de tout circuit électronique commencera par l'étude statique pour
établir le point de fonctionnement de ce dernier. Puis on procèdera à l'analyse petit signal du
circuit afin d'en extraire les performances dynamiques. On retrouvera cette démarche dans
l'établissement du modèle petit signal du transistor MOS du chapitre suivant puis dans l'étude de
l'inverseur CMOS en analogique.
Figure 21: Schéma équivalent global du circuit.
References
[1] Mathieu Henry Mathieu. Physique des semiconducteurs et des composants électroniques,
Dunod, 5ème édition, 621.381 52 MAT
[2] Bonnaud Olivier Bonnaud. Composants à semiconducteurs : de la physique du solide aux

transistors, Bonnaud Olivier, Ellipses, 2006, 621.381 52 BON
[3] Kittel Charles,Introduction to Solid State Physics, 8th edition, ISBN 978-0-471-41526-8,
November 2004, Wiley edition, 530.41 KIT
[4] Ashcroft Neil W. Physique des solides, EDP sciences, Publication Les Ulis, 2002 ISBN-2-86883-
577-5, 530.41 ASH
52
3 Le transistor MOS.
Ce chapitre traite du transistor MOSFET. Il explique simplement le principe de
fonctionnement physique du transistor MOSFET, explicite ses différents régimes de
fonctionnement et établit les équations fondamentales nécessaires à la formalisation du
transistor MOSFET. Enfin, les modèles équivalents grand signal et petit signal basse
fréquence seront établis.
53
3.1 Un bref historique

Le premier transistor date officiellement du 23 décembre 1947 et est à porter au
crédit de John Bardeen, Walter Brattain, et William Shockley de Bell Labs. Il s'agit du
transistor bipolaire dont la production commerciale débuta en 1954 et pour lequel ses trois
inventeurs reçurent le prix Nobel en 1956.
Si le principe de base du transistor MOS, fut proposé pour la première fois par Julius
Edgar Lilienfeld en 1925, il fallut attendre 1955 pour le premier transistor de Ross et 1959
pour en voir la première réalisation viable par Dawon Kahng et Martin M. (John) Atalla de
Bell Labs. Du fait de sa structure différente du transistor bipolaire et de son fonctionnement
différent, le transistor MOS ne souffrait pas des phénomènes de dispersions des premiers
transistors. Par contre, en raison de son fonctionnement surfacique, sa réalisation a été long
à démontrer du fait de la méconnaissance des phénomènes de piégeage surfacique et de
passivation (d'ailleurs les travaux de Bardeen, Brattain et Shockley ont contribué à
l'avènement du transistor MOS). La nécessité d'obtenir des surfaces très pures a longtemps
été un frein pour le transistor MOS.
Le premier circuit à base de transistor MOS date de 1962 (un inverseur) et il fut
commercialisé dans des circuits grand public (radios, amplificateurs,...) pour la première fois
en 1964. Le procédé planaire inventé par Robert Noyce (Fairchild) en septembre 1959 a
permis un développement rapide du transistor MOS du fait du faible nombre d'étapes
technologiques et du coût de revient très faible des transistors MOS intégrés.
La technologie CMOS suivra rapidement puisqu'en 1963 Frank Wallas de Fairchild
Semiconductor en publia le principe et en démontra l'implémentation physique de manière
discrète après avoir échoué à en faire une intégration monolithique (le brevet date lui par
contre de décembre 1967).
Ensuite l'histoire du transistor MOS s'accélère avec la loi de Moore en 1965, la
fondation d'Intel par Gordon Moore en 1968 et le premier processeur en 1971 : le 4004
(108kHz, 2300 transistors et 60000 opérations par seconde).
3.2 Fonctionnement physique

3.2.1 La Capacité MOS
Structure
Une capacité MOS (Metal - Oxyde - Silicium) est une capacité composée de trois
couches (cf. figure 1) :
• Une couche "métallique" : il s'agit typiquement d'aluminium. Dans les dispositifs
intégrés, ce "métal" est en fait du polysilicium fortement dopé, qui n'est pas chimiquement
un métal mais en a la structure électronique (absence de gap, forte densité de porteurs),
seule caractéristique importante.
• Une couche "isolante" : généralement composée d'oxyde ou de nitrure de
silicium. Il s'agit d'une couche ne possédant que très peu de porteurs libres.
• Une couche de semiconducteur constituant la deuxième armature de la capacité
: on utilise du silicium (dopé au besoin). Pour l'exemple à suivre, on supposera cette couche
comme étant dopé P.
54
Figure 1: Structure d'une capacité MOS.
Mise en équation
Les dimensions d'un système typique permettent d'écrire le problème sous forme
unidimensionnelle, ce qui simplifie l'équation de Maxwell-Gauss. On place le point zéro du
repère x à l'interface silicium-isolant, le substrat se situant dans les x négatifs. Le substrat
(côté silicium) est placé à la masse, on note Vg le potentiel appliqué à l'électrode métallique.
Une telle structure peut s'étudier en diagramme des bandes de la même manière que la
jonction PN. Pour comprendre les différents états possibles sur un tel dispositif on se
ramène à l'étude du diagramme de bande d'un système MIS (Métal - Isolant -
Semiconducteur). Une telle étude sortant du cadre de ce cours1, nous n'en donnerons que
les conclusions.
Une capacité MOS présente trois régimes de fonctionnement qui sont accumulation,
déplétion et inversion.
Régime d'accumulation
Du fait de la courbure des bandes au voisinage de l'isolant, toute tension Vg
inférieure à une tension appelée VFB (tension pour laquelle les bandes redeviennent plate
d'où le nom -FB pour flatband-2) attire des électrons en surface de la jonction Isolant -
Semiconducteur. La capacité électrique mesurée est constante égale à celle de l'épaisseur
d'oxyde.
Régime de déplétion
Une fois la tension VFB dépassée, les charges positives accumulées sur l'électrode
métallique ont pour effet d'attirer des électrons sous la surface de l'isolant. Ce dernier étant
dopé P, les électrons attirés sont piégés par les ions présents sous la surface Isolant -
Semiconducteur. On se retrouve donc avec une charge négative statique (puisque rattachée
aux ions négatifs qui sont figés dans la structure cristalline). La capacité électrique mesurée
est variable constitué de la capacité d'oxyde augmentée de la capacité de déplétion (dont
l'épaisseur dépend de la tension de grille).
Régime d'inversion
Une fois que la totalité des ions présents à l'interface Isolant - Semiconducteur ont
happé leurs électrons (ce qui correspond à une tension appliquée sur l'électrode métallique
dite de tension de seuil VT ), toute augmentation de la tension Vg va attirer des électrons à
l'interface Semiconducteur - Isolant. Ces électrons sont mobiles et peuvent participer à un
courant électrique. La capacité électrique mesurée est constante égale à la capacité de
l'oxyde augmentée de celle de la région déplétée.
1
Elle fait l'objet d'un cours en troisième année dans l'option Bio-ingénierie et Nanotechnologies
2
On trouvera en annexe 7.5 une explication plus détaillée de la notion.
55
L'ensemble des trois régimes de fonctionnement est résumé sur la figure 2.
Figure 2: Régimes de fonctionnement de la capacité MOS.
Capacité MOS réelle

Le modèle étudié est basé sur un certain nombre d'hypothèses. En particulier, il a
été supposé que le diélectrique était parfait. Un diélectrique réel contient une faible densité
de charges. Ces charges sont de plusieurs types. Certaines sont incorporées lors de la
production : ce sont des ions (calcium entre autres) piégés dans l'oxyde. Ils sont donc fixes
ou très peu mobiles. D'autres charges apparaissent sous l'effet du champ électrique imposé.
Elles peuvent prendre plusieurs formes : réorientation de dipôles présents dans le volume,
injection d'électrons et de trous aux extrémités, et électrodissociation de molécules. D'autre
part, si le champ électrique devient trop important, le diélectrique claque, il s'agit d'une
perte soudaine et irréversible de son caractère isolant.
3.2.2 Le transistor MOS
Principe de fonctionnement
Le transistor MOS est basé sur le principe de la capacité MOS à laquelle on rajoute
deux électrodes latérales de manière à générer un champ électrique (via l'application d'une
tension entre les deux électrodes) susceptible de mettre en mouvement les électrons
présents sous la surface métallique de la capacité (cf. figure 3).
Figure 3: Principe de fonctionnement du transistor MOS.
Une source de courant commandée en tension

Le transistor MOS est donc une source de courant (il fournit des électrons) dont
l'intensité est réglée par la tension de la capacité MOS (qui définit la quantité d'électrons
susceptibles d'être mis en mouvement) et la tension latérale (qui fixe le champ électrique et
donc la vitesse des électrons). On appelle canal, la partie de semiconducteur qui contient
des électrons : le canal s'étend entre les deux électrodes de la tension latérale et sa
profondeur dépend de la tension appliquée sur la première armature de la capacité.
On appelle Grille l'armature métallique de la capacité MOS, Drain l'électrode qui
56
reçoit les électrons (elle les draine) et enfin Source l'électrode d'où partent les électrons. En
effet, sous l'action du champ électrique les électrons sont mis en mouvement dans le canal
mais tout électron qui quitte la capacité MOS est remplacé (principe de la neutralité
électrique de la capacité) par un autre électron provenant de la source de tension qui génère
la tension latérale nécessaire au champ électrique.
On appelle L la longueur de canal qui représente la distance que les électrons ont à
parcourir et W la largeur de canal : elle représente la quantité d'électrons qui transitent de la
source vers le drain. Le schéma de la figure 4 résume les notations employées. On ne traitera
pour l'instant que du transistor NMOS, c'est à dire le transistor dont le semiconducteur
(substrat) est dopé P et où les charges qui sont mises en mouvement sont des électrons3.
Figure 4: Le transistor MOS : notations.
Régimes de fonctionnement du transistor MOS

Le transistor MOS présente les mêmes états que la capacité MOS : selon la tension
de grille appliquée, il se trouve en état d'accumulation, de déplétion ou d'inversion comme
récapitulé figure 5.
Figure 5: Le transistor MOS : régimes de fonctionnement.
3
A la différence du transistor PMOS où les charges mises en mouvement sont des trous. Le transistor PMOS fera l'objet d'un paragraphe
particulier (cf. 3.6).
57
Le fait d'ajouter une tension drain-source a pour effet de modifier légèrement le

fonctionnement du canal par rapport à la capacité MOS du fait de la non-uniformité du canal
: en effet en l'absence d'une tension VDS , le canal est uniforme. Par contre, si on applique
une tension VDS non nulle, la tension de part et d'autre de la grille n'est pas la même : on a
VG du côté de la source et VGD = VG − VD du côté du drain ce qui donne un canal non
uniforme comme représenté figure 10. Le canal agit comme une résistance soumis à deux
potentiels VG et VG − VD .
Figure 6: Un canal non uniforme.
Une résistance variable

Le transistor est donc un dispositif qui présente une résistance variable au courant :
c'est d'ailleurs l'origine de son nom, transistor étant la contraction de transconductance
varistor4. On retrouve dans l'appellation transconductance la notion de conversion tension
(de grille) – courant (drain–source) et la notion de commande dans le variable de varistor.
3.2.3 Étude empirique du transistor MOS
Il faut séparer les paramètres structurels des paramètres environnementaux. Les

premiers sont inhérents à la structure (dimensions géométriques et caractéristiques
physiques) et ne peuvent dont être modifiés une fois celle-ci fabriquées et les derniers sont
des paramètres permettant d'ajuster de manière continue le fonctionnement (tensions
appliquées sur les connexions électriques du dispositif).
Influence des polarisations de grille et de drain.

Supposons la source reliée à la tension nulle.
Augmenter la tension de grille signifie augmenter le nombre d'électrons dans le canal
donc le courant. Une fois la tension de seuil VT dépassée (c'est à dire que l'état d'inversion
est atteint), il y a une relation linéaire entre la tension de grille et le courant de drain : la
4
On peut également trouver –plus rarement– la définition transistor = contraction de transfer resistor.
58
caractéristique I DS = f (VGS ) est semblable à une caractéristique de diode.

Augmenter la tension de drain signifie un champ électrique plus fort et donc un
courant plus élevé : la relation entre la tension de drain et le courant est donc a priori
linéaire. Il est à noter qu'au-delà d'un certain champ électrique, la vitesse des électrons
uuur
atteint un maximum vsat et n'augmente plus. Plus la longueur de canal est petite, plus la
tension nécessaire à l'obtention de cette vitesse de saturation est faible.
La figure 7 résume ces tendances.
Figure 7: Influence des tensions de polarisation.
Paramètres structurels
On peut étudier l'influence de trois paramètres structurels sur le fonctionnement du
transistor MOS : la longueur de canal L , la largeur de canal W et l'épaisseur d'oxyde Tox .
Leur influence est résumée sur la figure 8.
Il est à noter que deux phénomènes différents sont en action : jouer sur la longueur
de canal et l'épaisseur d'oxyde module le nombre d'électrons présent dans le canal et donc
la densité d'électrons alors que modifier la largeur de canal module la quantité d'électron
qui arrive sur le drain. Pour rappel, un courant est défini par une densité de porteur
multipliée par une vitesse le tout multiplié par une surface (voir chapitre sur les
semiconducteurs). Dans le premier cas on modifie la densité de courant, dans le second cas
on modifie la surface. Bien évidemment pour une technologie donnée, l'épaisseur d'oxyde
est fixe, les seuls paramètres physiques que le concepteur de circuit peut utiliser sont la
largeur et la longueur de canal.
59
Figure 8: Influence des paramètres structurels sur le courant de drain.
3.2.4 Régime statique : mise en équation
Le transistor MOS pouvant être considéré comme une source de courant

commandée en tension, il suffit de calculer le courant généré au travers du canal. Ce courant
peut être vu comme un transfert de charge comme montré figure 9.
Figure 9: Le courant de drain : un transfert de charge.
La méthode de calcul du courant est simple : il suffit de calculer la charge unitaire du

canal, d'appliquer la loi d'ohm puis d'intégrer sur la longueur du canal (cf. figure 10).
60
Figure 10: Le courant : une charge unitaire à intégrer le long du canal.
Calcul de la charge unitaire

Considérons un élément en un point du canal. Cet élément de charge dQ est soumis
à une tension v( x) tension comprise entre VS et VDS (cf. figure 11).
⎛ ⎞
3
QI ( x ) = −Cox ⎜ V − V − v ( x ) − VT (coulombs / cm )
⎟ (3.1)
1G44 2 4 43S
⎜ V ⎟
⎝ GS ⎠
Figure 11: Charge élémentaire du canal.
On en tire la conductivité du canal :

⎛ cm2 ⎞ ⎛ coulombs ⎞ A 1
σ S = µ ⋅ QI ( x ) ⎜ ⎟⋅⎜ 3 ⎟= = = S ⋅ m−1 (3.2)
⎝ v ⋅ s ⎠ ⎝ cm ⎠ V Ω⋅ m
Loi d'Ohm
Appliquons la loi d'Ohm afin d'obtenir l'expression de la densité de courant dans le
canal et le courant associé à la charge unitaire :
61
iD dv −i −iD dx
JS = = −σ S ⋅ Ex = −σ S ⋅ → dv = D dx = → iD dx = −W µQI ( x ) dv (3.3)
W dx σ SW µQI ( x )W
Intégration de la charge unitaire le long du canal

Intégrer le long du canal peut être ramené à intégrer sur la tension du canal :
L VDS VDS
∫i ⋅ dx = − ∫ W µ0QI ( x ) dv = − ∫ W µ0Cox (VGS − v( x) − VT ) dv (3.4)
0 D 0 0
Aux limites :
V 2
W⎡ v 2 ( x) ⎤ DS W⎡ VDS ⎤
iD = µCox ⎢(VGS − VT ) v( x) − ⎥ → iD = µCox ⎢(VGS − VT )VDS − ⎥ (3.5)
L⎣ 2 ⎦0 L⎣ 2 ⎦
On obtient ainsi l'équation de base du transistor MOS à savoir :

W⎡ V2 ⎤
I DS = µCox ⎢(VGS − VT )VDS − DS ⎥ (3.6)
L⎣ 2 ⎦
Tracé de la caractéristique
Le tracé (cf. figure 12) de l'équation 3.6 en fonction de VDS donne une parabole
inversée dont le maximum est atteint pour une tension VDS = VGS − VT et donc la valeur
W 2
I DSMAX = µCox (VGS − VT ) . Cette valeur maximale varie avec VGS (comme montré sur la
L
partie droite de la figure 12).
Figure 12: Tracé de l'équation caractéristique I DS = f (VDS )
Le transistor MOS se comporte comme une résistance (relation quasi linéaire entre
VDS et I DS pour des tensions VDS peu élevée) d'où le nom de régime ohmique.
Phénomène de saturation
Il est peu probable que pour une raison physique, l'augmentation de la tension VDS
aboutisse à une diminution du courant I DS comme l'indique le tracé de la figure 12. I DSMAX
représente la limite de validité des hypothèses posées pour le calcul de l'équation 3.6 : au-
62
delà de VDS = VGS − VT , l'équation 3.6 n'est plus valide.

Étudions de plus près ce point particulier obtenu pour la tension VDS = VGS − VT . En ce
point précis, la différence de tension au niveau du drain entre la grille et le drain devient
égale à VT . Cela signifie qu'au niveau du drain, le canal n'est plus inversé : on dit qu'il est
pincé (cf. figure 13). Plus la tension VDS augmente et plus le canal "recule". On considère
alors que le transistor est dans un état de saturation.
Le canal étant pincé, les électrons sont obligés de "sauter"5 au travers de la région
pincée pour parvenir au drain, ce qui les ralentit. On obtient donc une valeur fixe de courant
pour toute tension VDS supérieure à VGS − VT (il y a un équilibre qui se crée entre
l'augmentation de la vitesse des électrons par la tension drain source et l'augmentation du
pincement du canal).
Figure 13: Saturation du transistor MOS
Pour toute tension supérieure à VGS − VT , le courant vaut donc la valeur fixe de
1 W 2
I DS = µCox (VGS − VT ) (3.7)
2 L
Le transistor se comporte, dans ce régime, comme une source de courant idéale,

c'est à dire comme un dispositif qui délivre un courant constant quelle que soit la tension à
ses bornes. La figure 14 représente le réseau de caractéristique résultant pour le transistor
NMOS.
Figure 14: Réseau de caractéristique du transistor MOS
5
En fait la région déplétée entre le canal et le drain se comporte comme une zone de charge d'espace au sein de laquelle existe un champ
électrique qui permet aux électrons de passer du canal au drain.
63
Remarque : en réalité, le courant I DS augmente légèrement du fait du

rétrécissement du canal : le canal étant pincé, la longueur à parcourir par les électrons est
plus faible donc la longueur à considérer dans les formules n'est plus la longueur physique L
mais la longueur effective Leff (se reporter à la figure 15). Le courant augmente donc
légèrement avec la tension VDS : la formule 3.7 devient
1 W 2
I DS = µCox (VGS − VT ) (1 + λVDS ) (3.8)
2 L
Figure 15: Transistor MOS : longueur effective au niveau du canal
Cela revient à dire qu'en régime saturé, le transistor se comporte comme une source
de courant non idéale, la pente du courant représentant la résistance r0 de la source de
courant (cf. figure 16).
Figure 16: Modèle grand signal du transistor NMOS en saturé.
Remarque : si on prolonge toutes les droites des pentes dues à la longueur effective
vers −∞ , on peut remarquer qu'elles se croisent toutes au même point, de manière similaire
à la tension d'Early pour les transistors bipolaires (cf. figure 17).
64
Figure 17: Transistor MOS : influence de la longueur effective sur le courant.
En résumé
Note préliminaire : dans un souci de simplification de notation, il est usuel de

W
regrouper les termes µCox sous la notation k ʹ et le terme k ʹ sous la notation K . Nous
L
emploierons désormais ces notations6.
Le transistor MOS a trois régime : le régime bloqué pour lequel il se comporte
comme un interrupteur ouvert, le régime ohmique pour lequel il se comporte comme un
résistance et le régime saturé pour lequel il se comporte comme une source de courant plus
ou moins parfaite (selon si on considère la longueur de canal effective).
Conditions Régime Équivalence I DS =
VGS < VT Bloqué 0
⎡ V2 ⎤
VDS < VGS − VT Ohmique K n ⎢(VGS − VT )VDS − DS ⎥
⎣ 2 ⎦
VGS > VT
VDS > VGS − VT Saturé
6
Selon si on utilise un transistor NMOS ou un transistor PMOS, les mobilités étant différentes ( µ n et µ p ), on reportera les indices dans
les notations soit k nʹ / p et Kn/ p .
65
Le substrat
Le substrat (bulk en anglais) est le socle dans lequel est fabriqué le transistor MOS :
c'est l'élément qui fournit les électrons qui sont attirés sous la grille. Ce substrat doit être
bien évidemment polarisé afin que le transistor MOS fonctionne. En principe, sauf
impossibilité due à l'architecture du circuit analogique, le potentiel de substrat est relié à
celui de la source : en effet, une différence de potentiel entre la source et le substrat
augmenterait d'autant la tension de seuil à fournir pour mettre le canal en état d'inversion
(cf. Annexe 7.5). Le potentiel au substrat est appliqué via un dopage P+. Lorsque le substrat
est représenté, on utilise le symbole à quatre pattes comme représenté figure 18.
Figure 18: Le substrat du transistor MOS.
Phénomènes de canal court

Le modèle développé est valable pour les transistors à "canal long". Ce modèle
présente des limites dès que le canal devient fortement inférieur au micromètre : on parle
alors de canal court. Le modèle de canal long reste cependant souvent utilisé pour calculer
"à la main" les dimensions des circuits car si elles ne sont pas exactes, elles donnent un bon
point de départ pour les calculs numériques7 et permettent de dégager les paramètres à
faire varier selon le résultat voulu.
Il y a deux phénomènes majeurs à considérer : la saturation de la vitesse des
électrons et l'existence d'un courant sous le seuil.
Vitesse de saturation :
au-delà d'une certaine valeur de champ électrique, la vitesse des particules
n'augmente plus de manière linéaire avec la valeur de ce dernier mais tend vers une valeur
de saturation comme montrée figure 19.
7
On n'oubliera pas que les circuits actuels sont conçus à l'aide d'outils informatiques qui permettent de modéliser et simuler les circuits
avec un grand niveau de précision et d'utiliser des algorithmes d'optimisation pour l'obtention des meilleures performances : cependant,
pour être efficaces, ces outils ont besoin d'un point de départ pas trop éloigné de la solution final et d'indications sur les paramètres à faire
varier, d'où l'intérêt des équations étudiées.
66
Figure 19: Évolution de la vitesse des électrons en fonction du champ électrique.
La vitesse de saturation dans le silicium est de 8 ⋅106 cm.s −1 pour les électrons et de
6 ⋅106 cm.s −1 pour les trous.
Pour les transistors à canal long, ce phénomène apparaît bien après le pincement du
canal. Pour les transistors à canal court, ce phénomène apparaît bien avant la saturation de
transistor MOS et devient donc prédominant comme le montre la figure 20.
Figure 20: Comparaison entre le modèle de canal long et celui qui prend en compte la
saturation de la vitesse des électrons.
La formule à considérer dès lors est une simplification de la formule 3.6. Dans le
calcul de l'intégrale, on prend en compte, pour le calcul de la vitesse, le champ électrique
sous la forme d'une dérivée de la tension VDS . Ici, on considère directement la vitesse de
saturation soit ν sat . La formule devient
I DS = W ⋅ Cox ⋅ν sat (VGS − VT )
Par rapport à l'approximation du canal long, cela signifie un dépendance linéaire du courant
de saturation avec VGS (au lieu de quadratique), une indépendance vis à vis de la longueur
de canal et enfin une indépendance de l'apparition de l'état de saturation par rapport à la
tension de grille : la tension drain – source à laquelle apparaît la saturation est la même
quelle que soit la tension de grille!
67
Courant sous le seuil :

la transition entre l'état bloqué du transistor et l'état passant est moins brutale que
ce qui a été affirmé jusqu'à maintenant : pendant l'état de déplétion, un courant existe8 qui
peut être décrit comme étant de l'ordre de
qVGS / nk BT
I DS = I S ⋅ e avec n ≥ 1
Ce courant, négligeable en canal long ne l'est plus dans l'hypothèse d'un canal court comme
le montre la figure 21.
Figure 21: Courant sous le seuil dans un transistor MOS.
Ordres de grandeur et état de l'art

Les transistors utilisés dans le cadre de l'autonomie sont ceux de la technologie
CMOS 0.25µ m (datant des années 2000) dont les paramètres technologiques sont rappelés
dans le tableau suivant :
Type de MOS VT 0 ( V ) K ( A /V 2 ) λ ( V −1 ) VDD (V )

NMOS 0.4 131×10 −6
0.1 2.5
PMOS 0.55 45 ×10−6 0.2 2.5
Tout au long de ce cours, ce sont ces grandeurs qui seront utilisées pour les
applications numériques.
Actuellement, l'état de l'art des transistors MOS est la technologie 32nm ce qui
correspond à une épaisseur d'oxyde équivalent SiO2 de 0.9nm.
8
caractéristique d'un courant de jonction PN.
68
3.3 Utilisation du modèle grand signal : un exemple applicatif

3.3.1 Montage de source commune
Soit le montage de source commune représenté figure 22. Ce montage est constitué
d'une résistance et d'un transistor MOS. L'entrée du montage VE se situe sur la grille du
transistor MOS et la sortie VS sur le drain du transistor MOS. La source est reliée à 0, un
point à potentiel fixe du montage d'où le nom de montage à source commune.
Figure 22: Montage en source commune.
Ce montage est alimenté par une source de tension fixe de valeur VDD . Ce montage
est connecté en entrée à une source de tension fixe qui polarise le montage en série avec un
signal variable qui est le signal à amplifier. Puisque nous étudions le comportement statique
du montage, nous ne prenons pas en compte la source dynamique.
3.3.2 Tracé de la caractéristique de transfert entrée – sortie du

montage
Pour tracer cette caractéristique de transfert, il faut étudier l'évolution de la tension

de sortie lorsque l'entrée varie entre les deux tensions d'alimentation à savoir de 0 à VDD .
Pour connaître la tension de sortie VS , il suffit d'écrire l'égalité du courant I DS qui rentre
dans le drain du transistor MOS et celui qui sort de la résistance I R . Selon la valeur de la
tension VS égale à (VDD − RD ⋅ I R ) , on utilisera l'équation adéquate pour I DS suivant le
régime du transistor MOS.
En résumé la démarche est la suivante : selon la valeur de VGS et la configuration du
circuit, on fait une supposition sur l'état du transistor MOS, on utilise la formulation de
courant adaptée, on calcule VS puis on vérifie que le résultat obtenu est cohérent avec l'état
69
supposé du transistor (on connaît VE soit VGS et on connaît VS soit VDS ). Dans le cas où le
résultat n'est pas cohérent, on prend une autre hypothèse sur le transistor MOS et on
recommence et pour toute valeur de VE comprise entre 0 et VDD .
Bien évidemment cette méthode itérative est quelque peu fastidieuse. Une méthode
plus rapide est de recourir à une résolution graphique illustrée par la figure 23. Les étapes à
respecter sont :
1. tracer la loi qui relie le courant I R qui traverse la résistance à la tension VS (loi
donnée par la loi de mailles VDD − RD ⋅ I R = VS ) relation qu'on appelle droite de charge :
V −V
I R = DD S
RD
2. tracer la loi d'existence du courant I DS au sein du transistor MOS en fonction

de la tension VS ce qui revient à tracer le réseau caractéristique I DS = f (VDS ) .
3. prendre l'intersection de ces deux lois d'existence (pour rappel I R = I DS ) qui
donne les points pour lesquels les deux lois sont simultanément respectées au sein du
circuit, soit la caractéristique de transfert entrée – sortie.
On peut dégager trois zones de fonctionnement du transistor MOS sur la courbe de

transfert :
• Entre le point X et le point A : le transistor NMOS est bloqué ( VE < VT ), le courant
traversant la résistance est nulle et donc VS = VDD .
• Entre le point A et le point B, la tension VE ( = VGS ) est supérieure à VT et la
tension VS ( = VDS ) est supérieure à VE − VT ; donc le transistor NMOS est en régime saturé.
• À partir du point B, la tension VE ( = VGS ) est toujours supérieure à VT et la
tension VS ( = VDS ) devient inférieure à VE − VT : le transistor NMOS est alors en régime
ohmique (ou triode).
Remarque : Si on devait utiliser ce montage pour réaliser l'amplification d'un signal

oscillatoire en entrée, il faudrait se placer dans la région où le transistor NMOS est en régime
saturé (entre le point A et le point B) afin de profiter d'une amplification maximale (par
exemple au point Q).
70
Figure 23: Résolution graphique.
3.3.3 Déterminer un point de polarisation

La méthode précédente est celle qu'il faut adopter lors de l'étude complète d'un
montage. Souvent, on se trouve confronté à un montage déterminé dont on nous demande
de trouver le point de fonctionnement. Prenons pour exemple le montage de la figure 24.
71
Figure 24: Montage en source commune en technologie 0.25 µ m .
Le montage est dimensionné et on nous donne une valeur pour VIN = 1V . Il faut
calculer Vout . Soit on procède à l'étude complète du montage (solution un peu longue), soit
on procède par hypothèse :
1. on vérifie d'abord si le transistor est bloqué ou passant (sens large pour dire
régime ohmique ou régime saturé). Ici VGS = VIN = 1V > VTn . Le transistor est donc passant.
2. on ne sait pas si le transistor est passant ou bloqué puisqu'on ne connaît pas
VDS (égal à VOUT la valeur recherché). On fait donc une hypothèse sur l'état du transistor
MOS qu'on va supposer saturé.
3. on calcule VOUT = VDD − RD ⋅ I DS avec I DS le courant du transistor MOS en
saturé.
4. on vérifie avec la valeur Vds obtenue que l'hypothèse de départ est bonne à
savoir VDS = VOUT > VGS − VTn = VIN − VTn . Au cas où l'hypothèse n'est pas respectée, on
recommence les calculs avec l'hypothèse du transistor en régime ohmique.
3.4 Régime dynamique : modèle petit signal

Régime de fonctionnement
Le transistor MOS en électronique analogique est très utilisé pour réaliser des
amplificateurs. Pour ce travail en dynamique, il est nécessaire, la plupart du temps, qu'il
fonctionne en régime saturé pour obtenir les meilleures performances (cf. paragraphe
3.3.2): on utilise sa fonction de source commandée en tension pour réaliser une
amplification9.
Le modèle petit signal du transistor MOS est donc celui d'une source de courant
dynamique (cf. figure 25) qui s'ajoute à la source de courant statique du transistor MOS en
régime saturé. Les caractéristiques petit signal du transistor MOS sont donc celles de la
source de courant petit signal associée à savoir le gain de la source (transconductance g m ) et
son impédance de sortie souvent notée rd s ou r0 10.
9
Il est évident que dans son fonctionnement ohmique, le transistor MOS ne peut guère réaliser d'amplification – il se comporte comme
une résistance variable–.
10
Pour le transistor MOS, il est habituel d'utiliser plutôt des notations d'admittance à savoir g d s ou g 0 .
72
Figure 25: Schéma petit signal du transistor MOS.
Le transistor MOS ayant un comportement qui varie par rapport à deux grandeurs
électriques externes que sont vGS et vDS , il faut donc étudier la dérivée du comportement
grand signal de la grandeur utile du transistor MOS, à savoir iDS par rapport à ces deux
variables externes.
Nous choisissons de nous placer à un point de polarisation correspondant à un
courant I DQ fixé par une tension fixe d'entrée VIQ et résultant en une tension fixe de sortie
VOQ (cf. figure 26).
Figure 26: Petites variations autour d'un point de polarisation.
3.4.1 Calcul de la transconductance
Étudions la grandeur g m (cf. figure 27) définie par

∂i
g m = DS |Q constant ,V constant
∂vGS DS
Figure 27: Transconductance.
73
Connaissant l'expression de I DS = f (VGS ,VDS ) , on peut établir l'expression de g m soit

∂ ⎛ Kn 2⎞
gm = ⎜ (VGS − VT ) ⎟ |Q constant ,VGS =VIQ ,VDS =VOQ
∂VGS ⎝ 2 ⎠
(
gm = Kn VIQ − VT )
De manière générale, on cherche à exprimer les grandeurs petit signal en fonction
d'une grandeur signal de référence, I DQ dans le cas du transistor MOS. Le transistor MOS
étant une source de courant commandée lorsqu'il fonctionne en saturé, la grandeur I DQ est
la grandeur utilisée pour définir le cahier des charges d'un circuit et le dimensionnement de
2 ⋅ I DS
ce dernier. Sachant que (VGS − VT ) = , la transconductance g m s'écrit
Kn
gm = 2 ⋅ Kn ⋅ I DQ (3.9)
Le gain de transconductance est donc proportionnel à la racine carrée du courant

statique qui traverse le transistor MOS.
3.4.2 Calcul de l'admittance de sortie
Étudions la grandeur g ds (cf. figure 28) définie par

∂i
g ds = DS |Q constant ,V constant
∂vDS GS
On remarque immédiatement que si on prend l'hypothèse de transistor idéal, l'admittance

de sortie est nulle, ce qui correspond bien à une impédance de sortie infinie caractéristique
d'une source de courant idéal (ce qu'est le transistor MOS en régime saturé dans le cas
idéal).
Figure 28: Admittance.
Connaissant l'expression de I DS = f (VGS ,VDS ) , on peut établir l'expression de g ds

soit
∂ ⎛ Kn 2⎞
gds = ⎜ (VGS − VT ) ⎟ ⋅ (1 + λ ⋅VDS ) |Q constant ,VGS =VIQ ,VDS =VOQ
∂VDS ⎝ 2 ⎠
74
Kn 2
g ds =
2
(VIQ − VT ) ⋅ λ
g ds ≈ λ I DQ
L'impédance de sortie est donc inversement proportionnelle au courant statique qui

traverse le transistor MOS.
Remarque : Il existe un facteur 100 entre la valeur de g m et celle de g ds , ordre de
grandeur à garder en mémoire lors des simplifications éventuelles.
3.4.3 Le modèle fréquentiel du transistor MOS
Le signal petit signal développé jusqu'ici est le schéma petit signal basse fréquence.
En effet, puisqu'il est dérivé du comportement statique du transistor MOS, il ne prend pas
en compte les différents aspects dynamiques du transistor MOS. De manière générale, ces
aspects dynamiques sont représentés sous la forme de capacités11. Dans le transistor MOS,
deux capacités sont à prendre en compte, à savoir la capacité grille-source CGS et la
capacité grille-drain CGD . Ces deux capacités ont, de plus, des valeurs qui dépendent du
régime du transistor NMOS comme le montre la figure 29.
Figure 29: Évolution des capacités selon l'état du transistor MOS.
Le modèle fréquentiel du transistor MOS est celui représenté sur la figure 30.
Figure 30: Modèle fréquentiel du transistor MOS.
11
Les capacités peuvent représenter des capacités physiques existant géométriquement dans le dispositif (charges électriques stockées
dans des plans parallèles) mais également des capacités "virtuelles" qui permette de prendre en compte des phénomènes dynamiques
comme par exemple les capacités de déplétion qui permette de prendre en compte la réactivité du transistor lors des changements de sa
zone de déplétion.
75
Le problème majeur de cette représentation provient de la capacité grille-drain qui

crée une relation physique entre l'entrée et la sortie (en complète opposition par rapport au
modèle quadripolaire classique basé sur une représentation séparée circuit d'entrée et
circuit de sortie). Cette limitation peut être contournée en utilisant l'effet Miller.
Effet Miller
Il peut être résumé par la figure 31.
Figure 31: Effet Miller.
Pour un montage dont l'entrée et la sortie sont initialement séparée par un

amplificateur dont l'impédance d'entrée est infinie (courant rentrant nul) et de fort gain A ,
le fait de rajouter une impédance reliant l'entrée et la sortie est équivalent à considérer le
montage initial avec l'impédance ramenée en entrée divisée par le gain de l'amplificateur et
en sortie multipliée par un gain quasi-unitaire.
La démonstration se fait sur l'égalité des courants.
V −V V − A ⋅Vin Vin
i1 = in out = in ≈
ZF ZF ZF
A
Vout
Vout −
V −V A = Vout ≈ Vout
i2 = out in =
ZF ZF A ZF
ZF
A −1
76
Fréquence de transition
On définit la fréquence de transition comme étant la fréquence pour laquelle le gain
en courant devient unitaire. On démontrera par la suite que cette fréquence correspond en
fait au temps de parcours des charges dans le canal du transistor.
Pour calculer la fréquence de transition, il est nécessaire de calculer le gain en
courant en se servant du modèle de la figure 30. On se place en condition de court circuit
afin de calculer le gain en courant (courant de court-circuit). On obtient dès lors les
expressions suivantes :
(
iin = vgs ⋅ jω Cgs + Cgd ) (3.10)
icc = vgs ( gm − jωCgd ) (3.11)
icc g m − jω ⋅ Cgd
Ai = = (3.12)
iin jω ( Cgs + Cgd )
Calculons la fréquence pour laquelle ce gain devient unitaire soit

g m2 + ω 2Cgd
2
Ai = =1 (3.13)
ω ( Cgs + Cgd )
gm
fT = (3.14)
2π ( Cgs + Cgd )
Signification physique de fT :
Étudions fT pour le transistor en régime saturé (le cas le plus probable quant à
l'utilisation du transistor où fT pourrait avoir une influence). D'après la figure 29, C gd peut
être négligé devant C gs . Par ailleurs, en régime saturé, on peut démontrer assez facilement
(étude géométrique qui sort du cadre de ce court) que C gs ≈ (2 / 3)WLCox . L'expression de
fT devient
1 Cgs (2 / 3)WLCox (2 / 3) L 1
≈ = = ≈
2π fT gm K n (VIQ − VT ) µn V
1 DSAT
/ L τ transit
44 2 4 43
1442443 uuuuur
=VDSAT E
1 4 4 4 2 4DS4 43
Vitesseeʹlectron
On démontre ainsi que la définition prise pour la fréquence de transition est celle qui
correspond au temps moyen de parcours du canal, facteur représentatif des limites
fréquentielles des performances du transistor NMOS.
77
3.5 Utilisation du modèle petit signal : un exemple pratique

3.5.1 Montage à source commune
Reprenons l'exemple précédent de la source commune (cf. figure 22). Nous nous
plaçons au point Q, dans la zone où le montage présente la plus forte pente et donc le plus
grand gain. Le transistor NMOS est en régime saturé, traversé par un courant fixe I DQ .
Appliquons des variations linéaires autour de ce point et calculons les variations résultantes
en sortie comme représenté figure 32.
78
Figure 32: Point de polarisation et variations petit signal.
Autour du point Q, les variations considérées sont d'amplitude suffisamment faible

pour que nous puissions linéariser autour du point de fonctionnement, c'est à dire utiliser le
modèle petit signal du transistor MOS pour établir le modèle petit signal du montage à
source commune.
79
3.5.2 Schéma petit signal du montage à source commune
Par défaut, la notion d'étude petit signal est basse fréquence, c'est à dire qu'on ne
prend pas en compte les effets capacitifs internes du transistor MOS, effets qui se font sentir
à haute fréquence. Dans le montage électrique du montage à source commune, pour établir
le schéma petit signal équivalent, nous commençons à éliminer toutes les sources de tension
ou courant continues puisqu'elles ne présentent pas de comportement variationnel 12 .
Ensuite, on remplace tous les éléments du montage par leur équivalent petit signal au point
de polarisation donné : les résistances, inductances et capacités sont leurs propres
équivalents petit signal et le transistor MOS est remplacé par son modèle petit signal. On
obtient ainsi le montage de la figure 33.
Figure 33: Schéma petit signal du montage à source commune.
Ce montage étant utilisé pour amplifier un signal en tension (cf. figure 32), nous
allons établir le schéma quadripolaire équivalent de ce montage, à savoir celui d'un
amplificateur de tension commandé en tension, d'impédance d'entrée Z e , d'amplification
Av et d'impédance de sortie Z s (cf. figure 34).
Figure 34: Schéma quadripolaire équivalent du montage à source commune.
Il nous faut donc calculer les valeurs littérales de ces trois grandeurs en fonction des
paramètres du montage de la source commune.
On peut également dire qu'on les remplace par leur équivalent petit signal à savoir un fil ( v = 0 ) pour une source tension idéale et un
12
interrupteur ouvert ( i = 0 ) pour une source de courant idéale
80
3.5.3 Calcul de l'impédance d'entrée
Il suffit d'observer du point de vue de l'entrée le comportement électrique du

montage. Il est évident, par simple observation, que l'impédance d'entrée est infinie. La
démonstration formelle de Ze = ∞ se fait en adoptant la démarche classique : pas de charge
en sortie du montage, branchement d'une source de tension et observation du courant
débité et enfin calcul du rapport de ces deux grandeurs13 comme représenté figure 35.
Figure 35: Calcul de l'impédance d'entrée du montage à source commune.
3.5.4 Calcul de l'impédance de sortie
Il suffit d'observer du point de vue de la sortie le comportement électrique du

montage. On observe une résistance équivalente constituée de la mise en parallèle de RD et
R ⋅r
rds . La démonstration formelle de Z s = D ds se fait en adoptant la démarche classique :
RD + rds
tension nulle en entrée du montage, branchement d'une source de courant et mesure de la
tension aux bornes de la source et enfin calcul du rapport de ces deux grandeurs14 comme
représenté figure 36.
Figure 36: Calcul de l'impédance de sortie du montage à source commune.
13
On peut tout aussi bien brancher une source de courant et mesurer la tension en entrée du montage.
14
On peut tout aussi bien brancher une source de tension et mesurer le courant débité.
81
3.5.5 Calcul du gain en tension du montage
Pour calculer le gain en tension du montage, il suffit de placer le circuit en boucle

ouverte (pas de charge en sortie du circuit), d'appliquer une tension vin en entrée et de
mesure la tension à vide obtenue en sortie (cf. figure 37). Le rapport des deux tensions
donne le gain.
( )
1. Calcul de la tension de sortie : vout = − RD ! rds ⋅ g m ⋅ vgs
!
=v
in
vout R ⋅r
2. ce qui donne Av = = −gm ⋅ Z s = −gm ⋅ D ds
vin RD + rds
Figure 37: Calcul du gain en tension du montage à source commune.
En résumé, le montage à source commune apparaîtra comme un amplificateur de

tension pour tout signal d'entrée oscillant autour du point de polarisation, amplificateur de
tension dont le gain en tension égal à gm ⋅ ( RD P rds ) est principalement défini par la valeur
du courant de polarisation traversant le transistor MOS.
3.5.6 Étude fréquentielle du montage
Reprenons le schéma de la figure 22. Nous allons maintenant considérer les aspects
fréquentiels, ce qui revient à inclure dans l'étude petit signal, les capacités C gs et C gd . Le
nouveau schéma petit signal à considérer devient celui de la figure 38.
Figure 38: Schéma petit signal : étude fréquentielle.
Établir le schéma petit signal équivalent de ce montage (une impédance d'entrée,
82
une impédance de sortie et un amplificateur de tension) n'est pas chose aisée du fait de la
capacité C gd . C'est le moment de se rappeler du théorème de Miller puisque le montage de
la figure 38 n'est jamais que celui de la source commune étudiée précédemment auquel on
rajoute une capacité en entrée et une capacité entre l'entrée et la sortie comme le montre le
montage de la figure 39.
Figure 39: Simplification du montage : Miller à la rescousse.
On obtient, dès lors le montage de la figure 40 ( Av = gm RLʹ ) avec la capacité ramenée

en sortie qu'on néglige du fait de sa faible influence sur le montage.
Figure 40: Le schéma petit signal final.
Dès lors, le calcul du modèle quadripolaire est trivial : il s'agit du même que celui
pour les basses fréquences avec comme seul changement une impédance d'entrée qui n'est
1
plus infinie mais qui vaut Z e = , faisant apparaître ainsi une bande passante limitée,
Cin
dépendant de l'impédance de sortie du montage (source ou autre étage) qui alimente le
montage à source commune.
3.6 Le transistor PMOS

3.6.1 Structure et symbole
La structure d'un transistor PMOS est identique à celle d'un transistor NMOS avec
une inversion entre les zones dopées P et celles dopées N : source et drain sont dopés P et le
substrat est dopé N15, comme le montre la figure 41.
15
En fait de substrat, le transistor PMOS n'étant pas le plus employé, il est fréquent d'utiliser du substrat dopé P dans lequel on crée des
83
Figure 41: Le transistor PMOS.
Le symbole est le même que celui du transistor NMOS avec comme différence la
flèche qui rentre dans la source au lieu d'en sortir pour le NMOS.
Fonctionnement
La différence majeur entre un transistor NMOS et un transistor PMOS réside dans la
nature des charges mises en mouvement : des électrons pour le transistor NMOS et des
trous pour le transistor PMOS. La mobilité des trous étant plus faible que celle des électrons,
on retrouvera, à taille égale, des performances moindres pour le transistor PMOS que pour
le transistor NMOS. Ceci étant dit, le principe de fonctionnement reste le même : une
tension appliquée sur la grille (au-delà d'une certaine valeur) attire des trous qui sont mis en
mouvement par une différence de potentiel (qui crée un champ électrique) entre le drain et
la source. Les porteurs étant des trous, toutes les tensions à considérer sont des tensions
négatives.
On peut donc reprendre la totalité des équations vues jusqu'ici en gardant à l'esprit
que les tensions considérées sont négatives, que les inégalités doivent être inversées par
rapport à celles du transistor NMOS.
Une autre méthode beaucoup plus simple d'un point de vue mnémotechnique pour
l'utilisation du transistor PMOS en connaissant les formules pour le transistor NMOS est la
suivante : on utilise les équations du transistor NMOS en
1. inversant D et S dans toutes les équations : VDS devient VSD , I DS devient I SD ...
2. inversant G et S dans toutes les équations : VGS devient VSG , ...
16
3. en remplaçant VTn par VTp
4. en remplaçant la mobilité des électrons µ n par celles des trous µ p et donc knʹ
devient k ʹp et K nʹ devient K ʹp .
D'un point de vue utilisation, la source du transistor PMOS (donc la zone du transistor
PMOS qui "génère" les trous) sera toujours préférentiellement reliée au potentiel le plus
haut17.
caissons dopé N pour accueillir les transistors PMOS. Ces caissons font office de substrat pour le transistor PMOS.
16
Pour rappel VTp est négatif car il faut appliquer une certaine tension négative de seuil pour que les trous attirés sous la grille ne soit pas
complété par les électrons libres du matériau dopé N.
17
A l'inverse du transistor NMOS pour lequel la source est préférentiellement reliée au potentiel le plus bas du circuit.
84
3.6.2 Le PMOS en équation : régime statique
Conditions Régime Équivalence I SD =
VSG < VTp Bloqué 0
2
⎡ VSD ⎤
VSD < VSG − VTp Ohmique (
K p ⎢ VSG − VTp VSD −
⎣
)
2 ⎦
⎥
VSG > VTp

VSD > VSG − VTp Saturé
3.6.3 Le PMOS en équation : régime dynamique
En régime dynamique, le transistor PMOS se comporte comme une source de

courant18 commandée en tension. Le schéma petit signal qui en découle est celui de la figure
42.
Figure 42: Schéma petit signal du transistor PMOS.
Pour les expressions de la transconductance et de l'admittance de sortie on applique

les règles énoncées précédemment (inversion G–S et D–S).
18
Courant qui circule entre la source et le drain – les trous étant assimilés à des charges positives– à l'inverse du transistor NMOS où le
courant circule entre le drain et la source – le courant est inverse au flux des électrons – : dans un transistor MOS les porteurs circulent
toujours de la source vers le drain, mais selon la nature des porteurs, le sens du courant change en conséquence.
85
Références
[9] Rabaey Jan M., Digital Integrated Circuits, 2nd Edition, Prentice Hall.
[10] Tsividis Yannis, Operation and modeling of the MOS transistor, WCB/McGraw-
Hill, 621.381 528 TSI
[11] Razavi Behzad, Design of analog CMOS integrated circuits, McGraw-

Hill,Publication Boston, MA, 2001, 621.39 RAZ
[12] Sedra Adel S. et al., Microelectronic circuits, Oxford University Press, New York
Oxford, 2004, 621.381 5 SED
86
4 L'inverseur CMOS
Ce chapitre traite de l'inverseur CMOS. L'inverseur CMOS a deux régimes de
fonctionnement qui font de lui un amplificateur élémentaire mais aussi le circuit numérique
élémentaire, utilisé dans tout système numérique et dont la compréhension du
fonctionnement permet :
- d'une part, de mettre en application toute la théorie des circuits analogiques vus
jusqu'ici
- et d'autre part, de dégager les bases de l'étude d'un circuit numérique par l'étude des
métriques telles que la robustesse, la performance, la consommation et l'efficacité
énergétique.
La compréhension de son fonctionnement statique et dynamique permettra
d'aborder des circuits analogiques plus complexes telles que la paire différentielle (brique
élémentaire de tout amplificateur) et l'étude des métriques précédemment citées permettra
de comprendre le fonctionnement et les contraintes temporelles et énergétiques de portes
numériques plus complexes telles que des portes NAND, NOR, XOR, eux-mêmes blocs
élémentaires des multiplieurs et processeurs.
En tant que tel, l'étude de l'inverseur CMOS permet de faire la charnière entre le
monde analogique et le monde numérique.
87
4.1 Architecture et fonction de transfert

4.1.1 Architecture
L'inverseur CMOS1 est constitué de deux transistors MOS : un NMOS et un PMOS

comme le montre le schéma de la figure 1.
Figure 1: Schéma d'un inverseur CMOS.
Technologiquement, les deux transistors sont réalisés sur un substrat de type P dans
lequel on vient créer un caisson de type N afin d'y implanter le transistor PMOS comme
montré figure 2.
1
CMOS pour Complementary MOS, acronyme signifiant que l'on utilise des transistors MOS complémentaires dans leur fonctionnement, à
savoir des transistors PMOS et des transistors NMOS.
88
Figure 2: Layout et vue 3D d'un inverseur CMOS d'après Atlas of IC Technology de W. Maly.
4.1.2 Fonctionnement statique
Tracé de la courbe de transfert entrée-sortie
Pour obtenir l'évolution de la tension de sortie VOUT en fonction de la tension

d'entrée VIN, il suffit d'écrire l'égalité des courants dans les deux transistors. Chaque
transistor ayant trois états possibles, cela laisse neuf configurations à étudier pour obtenir le
résultat final (sachant qu'un petit nombre de configurations peuvent être impossibles). Le
plus simple, une fois de plus, est de tracer les lois d'existence du courant dans chacun des
deux dispositifs et de les superposer, les intersections donnant le résultat escompté comme
le montre la figure 3.
89
Figure 3: Réseaux de caractéristiques NMOS et PMOS et tracé de la fonction de transfert.
Chaque réseau de caractéristique comprenant 6 courbes (dans l'exemple de la figure

3), on obtient 6 points d'intersection. A chaque point d'intersection correspond un régime
de fonctionnement pour le transistor NMOS et pour le transistor PMOS comme récapitulé
sur le tableau 1 avec pour rappel VGSn=VIN, VDSn=VOUT, VSGp=VDD-VIN, VSDp=VDD-VOUT et pour une
technologie 0.25µm des tensions de seuils VTn=0.4V et VTp=0.55V.
Transistor NMOS Transistor PMOS

Point
VGSn VGSn=VTn Régime VSGp VSGp-|VTp| Régime
A <VTn – Bloqué
B >VDSp Ohmique
C <VDSn Saturé >|VTp|
C vers D >VTn <VDSp Saturé

D
E Ohmique
F >VDSn <|VTp| - Bloqué
Tableau 1: Régimes de fonctionnement des transistors dans l'inverseur NMOS
Étude fine des régimes de fonctionnement des transistors MOS

Une fois cette première caractéristique de transfert tracée, on peut procéder à une
étude plus fine des différents domaines de fonctionnement des transistors MOS. Pour ce
faire, sur la courbe précédente, il suffit de tracer les courbes suivantes :
- Droite VIN=VTn : tant que VIN est inférieure à VTn, le transistor NMOS est bloqué
- Droite VIN=VDD-VTp : pour toute valeur de VIN supérieure à VDD-VTp, le transistor PMOS est
bloqué car VSGp=(VDD-VIN)<VTp
- Droite VOUT=VIN qui va servir de référence pour les deux droites suivantes
- Droite VOUT=VIN-VTn : pour toute valeur de VOUT inférieure à cette droite, le transistor
NMOS est en régime ohmique car dès lors VOUT<VIN-VTn signifie que VDSn=VOUT est
inférieure à VGS-VTn=VIN-VTn
90
- Droite VOUT=VIN-VTp, ce qui revient2 à tracer VOUT=VIN+|VTp| : pour toute valeur de VOUT
supérieure à cette droite, le transistor PMOS est en régime ohmique car dès lors
VOUT>VIN+|VTp| signifie que VSDp=VDD-VOUT est inférieure à VSGp-|VTp|=VDD-VIN-|VTp|
On obtient ainsi les différents domaines de fonctionnement des transistors MOS

comme représentés sur la courbe 43.
Figure 4: Régimes de fonctionnement des transistor MOS en fonction de la tension d'entrée.
Le point milieu
Définition : On appelle VM le point tel que VIN=VOUT, c'est à dire le point pour lequel la
tension de sortie est égale à la tension d'entrée. D'un point de vue mathématique, ce point
est un point d'inflexion donc un point pour lequel la dérivée seconde de la fonction vout=f(vin)
2
Pour rappel, VTP est négatif.
3
Ce résultat issu d'une simulation PSpice utilise des transistors NMOS et PMOS de rapport W/L respectifs de 1µm/0.25µm et
2.47µm/0.25µm.
91
s'annule. Ce point est également le point auquel les deux transistors sont en régime saturé
et donc présente un maximum d'amplification. Il peut être intéressant, selon les applications
de faire varier la valeur de ce point : elle est fixée par le rapport des dimensions
géométriques des transistors NMOS et PMOS.
Expression analytique : Soit VM le point tel que VIN=VOUT. En ce point, les deux transistors
sont en régime saturé et il y a égalité entre le courant sortant du transistor NMOS et celui
rentrant dans le transistor PMOS soit :
Kn 2 K 2
I DSn =
2 2
(
(VGSn − VTn ) ⋅ (1 + λ ⋅VDSn ) = I DSp = p VSGp − VTp ) ⋅ (1 + λ ⋅V )SDp
2 2
(
⇒ K n (VIN − VTn ) ⋅ (1 + λ ⋅VOUT ) = K p VDD − VIN − VTp ) ⋅ (1 + λ ⋅ (V
DD − VOUT ) )
2 2
(
⇒ K n (VM − VTn ) ⋅ (1 + λ ⋅VM ) = K p VDD − VM − VTp ) ⋅ (1 + λ ⋅ (V DD − VM ) )
On obtient une équation du troisième ordre en VM. Il est donc difficile d'en tirer une
solution analytique.
On peut trouver une solution particulière du système, solution couramment utilisée
par ailleurs en électronique numérique. L'idée est de chercher la valeur de la tension de
sortie pour une tension d'entrée VIN=VDD/2.
Il suffit de reprendre les équations précédentes avant la substitution par VM et de
remplacer VIN par VDD/2. Cela donne le résultat suivant :
2 2
⎛V ⎞ ⎛ V ⎞
K n ⎜ DD − VTn ⎟ ⋅ (1 + λ ⋅VOUT ) = K p ⎜ VDD − DD − VTp ⎟ ⋅ (1 + λ ⋅ (VDD − VOUT ) ) (4.1)
⎝ 2 ⎠ ⎝ 2 ⎠
Maintenant si on souhaite obtenir4 une tension VOUT=VDD/2, on remplace VOUT dans la

formule précédente et on obtient la relation suivante (approximation supposant une égalité
sur les tensions de seuil VTn≈|VTp|) :
V K
VM = DD ⇒ n = 1
2 Kp
Cela traduit simplement que pour VOUT=VIN=VDD/2, il faut que les deux transistors aient un
comportement identique voire symétrique, ce qui veut dire que le PMOS doit compenser la
faiblesse relative de ses porteurs par une largeur de canal accrue, soit
𝑊! 𝐿! 𝜇!
=
𝑊! 𝐿! 𝜇!
4.1.3 Utilisation d'un inverseur CMOS
L'inverseur CMOS peut être utilisé dans deux zones de fonctionnement distinctes
représentées figure 5 :
- Une zone où les deux transistors sont saturés et permettent d'obtenir une amplification
en tension : on étudiera principalement cette partie dans les paragraphes suivants.
- Une zone séparée en deux parties où l'inverseur fonctionne en "Tout ou Rien" ; à savoir
4
Ce qui revient in fine à chercher à obtenir VM=VDD/2.
92
que soit le transistor PMOS est bloqué et se comporte comme un interrupteur ouvert
tandis que le transistor NMOS est passant et agit comme une résistance, soit le contraire
(NMOS bloqué et PMOS résistif). Ce mode de fonctionnement qui permet de relier la
sortie de l'inverseur CMOS à 0V ou à VDD selon si la tension d'entrée vaut VDD ou 0V est
utilisé en électronique numérique pour réaliser la fonction très utilisée d'inversion
binaire. On étudiera cette zone un peu plus tard car elle permet de mettre en évidence
les principes de consommation, de fiabilité et de robustesse inhérents à tout système
numérique, aussi complexe soit-il.
Figure 5: L'inverseur CMOS : deux zones de travail.
4.2 L'inverseur CMOS : étude dynamique petit-signal

La présente partie est consacrée à l'étude des performances de l'inverseur CMOS en
amplification. Elle va permettre de mettre en pratique les notions de petit signal abordées
dans les chapitres 2 et 3 (jonction PN et transistor MOS) et de procéder à l'étude d'un
système à deux transistors complémentaires. A l'issue de cette partie, vous serez à même
d'étudier tout système constitué d'un ou plusieurs transistors.
4.2.1 Modèle petit-signal de l'inverseur CMOS

Il a été établi précédemment que l'inverseur CMOS devait être polarisé dans la région
où les deux transistors NMOS et PMOS sont saturés. L'étude dynamique sera donc faite dans
cette région.
Première étape : remplacement de chaque élément par son équivalent petit-signal
Pour établir le schéma petit-signal de l'inverseur CMOS, on commence par remplacer

chacun des transistors par son modèle petit-signal équivalent comme représenté figure 6.
Toutes les sources de tensions fixes du montage sont remplacées par leurs équivalents petit
signal à savoir un potentiel nul (ce sont des sources de tension constante, donc elles ne
présente pas de variations en temps) et les sources de courant fixes sont remplacées par un
interrupteur ouvert, leur équivalent petit-signal.
93
Figure 6: L'inverseur CMOS : première étape du schéma petit signal.
Seconde étape : réorganisation optimale du schéma
Une fois le schéma petit signal établi, il est nécessaire de le réorganiser de manière à
le rendre plus lisible. La première chose à faire est de "replier" le circuit sur lui-même de
manière à superposer les potentiels nuls. Ensuite, on identifie les éléments que l'on peut
superposer ou cascader et donc remplacer par des équivalents (impédances séries ou
parallèles, sources de courant ou de tension équivalentes). Ainsi pour notre inverseur CMOS,
on obtient le schéma équivalent de la figure 7.
Figure 7: L'inverseur CMOS : schéma petit signal final.
Dernière étape : calcul du modèle quadripolaire équivalent
Établir le modèle quadripolaire de l'inverseur CMOS consiste tout d'abord à identifier

le genre d'amplificateur auquel nous avons affaire. Ici, le signal à amplifier est un signal de
tension et le signal délivré en sortie est également un signal de tension.
Nous avons donc à calculer le modèle quadripolaire d'un amplificateur de tension
commandé par une tension. Il faut donc en calculer l'impédance d'entrée, l'impédance de
sortie et le gain en tension de l'inverseur CMOS.
94
Les calculs sont assez rapides5 :

- L'impédance d'entrée du montage est infinie,
- L'impédance de sortie est obtenue en mettant l'entrée à 0V et en se plaçant en sortie
pour mesurer l'impédance de sortie. Il est évident que l'impédance de sortie est égale à
rdsn||rdsp.
- Enfin, le gain en tension Av consiste à calculer la tension de sortie pour une tension petit-
signal vin appliquée en entrée. La tension de sortie vaut, de manière immédiate
(
vout = −vin ⋅ g mn + g mn ⋅ rdsn ! rdsp )( )
vout g + g mn
soit Av = = − mn .
vin g dsn + g dsn
Le modèle quadripolaire du montage de l'inverseur CMOS est donc celui représenté

figure 8.
Figure 8: L'inverseur CMOS : modèle quadripolaire.
Remarque sur le point de fonctionnement et son optimisation
Le schéma petit-signal a permis d'établir que le gain est directement lié aux
transconductances des transistors MOS. Si l'on veut avoir le plus grand gain possible (en
supposant que les admittances de sortie des transistors MOS restent constantes sur la plage
de tension considérée), il suffit de maximiser les valeurs des transconductances. Cela revient
à étudier le maximum atteint par la courbe δvout/δvin soit tout simplement dériver la
fonction de transfert entrée-sortie de l'inverseur et de regarder pour quelle tension d'entrée
le maximum est atteint. Le tracé de la courbe figure 9 représente cette dérivée : on retrouve
que le meilleur point de polarisation est atteint pour VIN=VDD/2, valeur logique du fait des
! !! !
dimensionnements des transistors choisis tels que !! !!
= !! .
! !
5
Un lecteur observateur aura remarqué que le schéma petit signal auquel nous nous sommes ramenés ressemble étrangement à celui de
la source commune et donc que l'on peut appliquer directement les résultats de ce dernier.
95
Figure 9: Optimisation du gain de l'inverseur CMOS : dérivée de la fonction de transfert

entrée - sortie.
4.3 L'inverseur CMOS numérique

4.3.1 Introduction
Remarque préliminaire :
Pour aborder ce chapitre, il est nécessaire de maîtriser les bases de l'électronique
numérique et donc d'avoir lu les rappels d'électronique numérique élémentaire.
Comme nous l'avons vu précédemment, l'inverseur CMOS peut être utilisé en tout ou
rien, auquel cas il réalise la fonction numérique d'inverseur. L'inverseur CMOS représente LE
circuit élémentaire par excellence. Une fois son fonctionnement et ses propriétés comprises,
la conception de circuits plus complexes (de la porte NON-ET au microprocesseur) s'en
trouve grandement simplifiée. En effet, le comportement électrique de ces circuits
numériques complexes peut être complètement extrapolé à partir des résultats obtenus
pour la cellule de l'inverseur. L'analyse de la porte inverseuse CMOS se fera au regard des
métriques suivantes :
- le coût exprimé sous la forme de la complexité du circuit et de la surface occupée
- l'intégrité et la robustesse qui découlent du comportement statique de l'inverseur
- la performance déterminée par le comportement dynamique de l'inverseur CMOS
- l'efficacité énergétique déterminée par l'énergie et la puissance consommées.
De cette analyse, on extraira les paramètres clés sur lesquels travailler afin
d'améliorer les facteurs ci-dessus répertoriés.
4.3.2 Notions préliminaires : robustesse et performances
Dans les paragraphes suivants, nous allons étudier les critères qui permettent de
qualifier le comportement d'un système numérique et d'établir son aptitude à fonctionner
en présence de perturbations ainsi que ses performances au travers des critères que nous
établirons.
96
4.3.3 Fonctionnalité
La fonctionnalité d'un circuit est l'aptitude du circuit à réaliser sa fonction logique.
Elle peut être mise en défaut par deux catégories de facteurs : d'une part, des facteurs
technologiques qui surviennent lors de la fabrication et introduisent des défauts permanents
dans le système ; et d'autre part, des facteurs environnementaux (perturbations extérieures,
bruit dans les alimentations, parasitage des signaux d'entrées) qui induisent des défauts
temporaires dans le système. La capacité qu'aura le circuit à continuer à assurer sa
fonctionnalité en présence de ces défauts est ce que l'on appelle la robustesse.
Défauts technologiques
Survenant lors de la fabrication (incertitude sur les dimensions des transistors, sur les
dopages, ...), ils ont un impact direct sur les tensions des seuil des transistors ainsi que sur
les valeurs nominales des courants. Les modifications de ces valeurs peut amener une dérive
du comportement du circuit par rapport au comportement théorique. Il y a alors deux cas de
figure :
- ces dérives sont mineures et ne mettent pas en défaut la fonctionnalité du circuit mais
ont une influence (positive ou négative) sur les performances de ce dernier
- ou alors ces dérives sont telles que le circuit n'est plus fonctionnel et est dès lors rejeté
au rebut lors des tests de fonctionnalité en sortie d'usine.
Le parfait exemple de cette dégradation des performances du fait des défauts
technologiques est celui des microprocesseurs fabriqués par Intel ou AMD. A la sortie de
l'usine, une batterie de tests est effectuée sur les microprocesseurs, et selon leurs réussites
au test, ils sont vendus avec l'affichage d'une fréquence plus ou moins haute6. Du fait des
dispersions technologiques, certains circuits sont moins stables à la fréquence nominale que
d'autres et sont donc vendus à une fréquence inférieure : cela ne veut pas dire qu'ils ne
peuvent pas marcher à la fréquence nominale, juste qu'ils n'ont pas réussi la totalité des
tests assurant la fonctionnalité de manière robuste. C'est pour cela qu'il est plus facile
d'"overclocker"7 certaines familles de processeur.
Bruit intrinsèque et extrinsèque

On appelle bruit toute variation parasite (en tension ou en courant) qui vient se
superposer au signal utile (alimentation, données, ...). Le bruit peut être ramené au niveau
du circuit par interférence avec les signaux extérieurs au circuit (couplage capacitif ou
inductif, ou alimentation non stabilisée comme montrée figure 10) ou être généré de
manière interne par le circuit lui-même.
6
Les microprocesseurs sont ainsi fabriqués dans une certaine technologie MOS et leur fréquence n'est déterminée qu'à l'issue des tests en
sortie de chaîne de fabrication.
7
Sur-cadencement en français : manipulation qui consiste à augmenter la fréquence de fonctionnement d'un processeur au-delà de la
valeur nominale affichée.
97
Figure 10: Des exemples de bruit ramenés par couplage.
La figure 11 donne une représentation du phénomène de couplage entre lignes dans

les circuits intégrés selon la finesse de la technologie. On considère cinq lignes parallèles et
on envoie un échelon dans la ligne centrale ; on mesure le niveau de tension dans les autres
lignes et on peut percevoir une impulsion d'autant plus grande que la technologie est fine.
C'est donc un phénomène qui prend d'autant plus d'importance que les noeuds
technologiques décroissent.
Figure 11: Influence des noeuds technologiques sur le couplage.
Cependant la majeure partie du bruit dans un circuit est celui qu'il génère lui-même.
Il y a plusieurs types de bruit : bruit thermique, bruit de grenaille, bruit en 1/f, ... La notion
de bruit étant assez complexe, il suffira de retenir, pour la notion de bruit interne, l'exemple
du bruit thermique dans une résistance. En effet, lorsqu'un courant traverse une résistance,
cette dernière va dissiper une puissance et donc de la chaleur. La température de la
résistance augmentant, un certain nombre d'électrons vont être arrachés à la bande de
valence du fait de l'agitation thermique : ces électrons vont être générateurs d'un signal
parasite. On a là un parfait exemple de bruit interne généré par le circuit lui-même (d'où l'un
des intérêts de réduire la puissance dissipée dans un circuit électronique).
4.3.4 Robustesse
La robustesse est caractérisée par le comportement du circuit vis à vis des

dispersions technologiques et des perturbations dues au bruit. Si, comme on l'a vu
précédemment, les dispersions technologiques ont un impact définitif sur la fonctionnalité
et les performances d'un circuit, tout concepteur peut lors de la conception d'un circuit
98
mettre en œuvre un certain nombre de méthodes de manière à diminuer l'impact de ces

dispersions sur le circuit8.
Définition des tensions d'opérations
Niveaux logiques de sortie

La première tâche est d'étudier la fonction de transfert entrée-sortie du montage
afin de définir les valeurs de tension que le circuit délivre correspondant au zéro logique et
au un logique. Dans le cas idéal, ces tensions correspondent aux valeurs des tensions
d'alimentation hautes et basses du circuit. Ces deux tensions sont nommées VOL et VOH,
dénominations représentant respectivement la valeur de tension de sortie associée au zéro
logique (VOL Voltage Output Low) et la valeur de tension de sortie associée au un logique
(VOH Voltage Output High).
Niveaux logiques d'entrée

Une fois les deux tensions VOL et VOH déterminées, il faut définir les tensions
admissibles en entrée, à savoir les niveaux de tension analogiques qui seront considérés
comme étant des zéros ou des un logiques. La manière mathématique de procéder est la
suivante :
1. soit la fonction de transfert toto telle que Vsortie=toto(Ventrée)
2. identification sur le tracé de Vsortie=toto(Ventrée) des tensions VOL et VOH
3. on sait que les valeurs toto-1(VOL) et toto-1(VOH) sont des tensions que le circuit considère
comme des zéros ou des un logiques.
4. on cherche les valeurs pour lesquelles la dérivée de la fonction toto devient unitaire : ces
valeurs correspondent aux limites des tensions en entrée au-delà desquelles le signal
entrant n'est plus considéré comme un signal numérique. Ces deux tensions sont notées
VIL et VIH pour Voltage Input Low et Voltage Input High.
Pour éclaircir cette démarche très théorique, prenons l'exemple d'un inverseur dont
la fonction de transfert est représentée figure 12. Après avoir tracé les dérivées unitaires, on
obtient deux zones qui sont celles pour lequel le signal en entrée est identifié de manière
numérique (c'est à dire comme étant un un ou zéro logique). La zone entre les deux est
appelée zone d'indétermination : tout signal analogique délivré en entrée de la porte et
appartenant à cette zone donnera un signal de sortie pouvant être interprété par l'étage
suivant indifféremment comme un ou un zéro logique de manière non-déterministe.
8
Une des méthodes fréquemment utilisée consiste à utiliser plusieurs modèles de transistors correspondant à différents niveaux de
réussite ou d'échec de la technologie et de procéder à des analyses Monte Carlo pour étudier l'impact des dispersions technologiques sur
le circuit.
99
Figure 12: Niveaux de tensions et marges de bruit.
Si de plus, en sortie de cette porte on connecte la même porte, on obtient les marges
de bruit.
Marges de bruit
La marge de bruit est la différence entre la valeur analogique du signal envoyé en
entrée et la valeur limite pour laquelle ce signal est interprétable. En clair, pour un zéro
logique, la marge de bruit est définie comme étant NML=VIL-VOL : c'est la différence entre la
valeur de tension maximale que la porte considère comme étant un zéro logique soit VIL et la
valeur nominale du zéro logique que délivre la porte soit VOL. Cette différence ou marge de
bruit représente la quantité de bruit qui peut se superposer au signal d'entrée sans en
affecter l'interprétation comme un zéro logique.
De même, la marge de bruit associée au un logique est définie comme étant la
différence entre la valeur nominale du un logique que délivre la porte soit VOH et la valeur
minimale de tension que cette porte admet comme étant un un logique soit VOL. Cela donne
NMH=VOH-VIH.
Ces deux marges de bruit sont représentées de manière graphique sur la barre
verticale dans la partie gauche de la figure 12. On remarquera d'ailleurs que sur l'exemple
choisi, la robustesse de la porte pour le zéro logique est supérieure à celle du un logique.
Dans une utilisation optimale de la porte, on s'arrangerait donc, si nécessité forte d'une
robustesse accrue, pour utiliser un code employant majoritairement les zéros logiques.
Directivité et entrance/sortance
La directivité : Elle est directement relié à l'une des bases de conception des circuits
électroniques, à savoir l'indépendance entrée/sortie : un circuit électronique est d'autant
plus directif que les circuits présents en sortie n'influencent pas le comportement du
100
système et ne provoquent de retour sur l'entrée (cela revient à obtenir un h12 de la matrice
hybride du système nul).
Entrance : L'entrance (ou fan-in en anglais) est le nombre d'entrées indépendantes que
supporte le circuit : c'est bien évidemment directement relié à la structure physique du
circuit. Cela joue sur la capacité électrique équivalente que le circuit présente comme
impédance d'entrée et également sur la complexité du circuit et donc sa rapidité. Par
exemple, l'entrance d'un additionneur complet (circuit étudié plus loin) est trois (le circuit a
3 entrées A, B et Cin).
Sortance : La sortance (ou fan-out en anglais) représente le nombre maximal de portes qui
peuvent être connectées en sortie d'un circuit sans dégradation de sa fonctionnalité et de
ses performances. C'est plutôt un paramètre affectant le fonctionnement du circuit dans son
aspect non-linéaire. Comme nous le verrons plus loin, chaque commutation 0→1 ou
1→0 crée une charge ou décharge d'une capacité. Chaque porte absorbe ainsi une
certaine quantité de courant. La sortance d'un circuit représente donc le courant maximal
total qu'il est capable de délivrer et donc le nombre de portes qu'il peut piloter. La sortance
est un phénomène non-linéaire dans le sens où le retard créé par la sortance n'est pas un
phénomène de type RC (charge-décharge classique d'une capacité) comme le montre la
figure 13.
Supposons l'inverseur idéal, c'est à dire se comportant comme une source de courant
idéale en sortie de valeur de courant Iout. La tension aux bornes de la capacité Cin de la porte
suivante est égale à V=Q(t)/Cin avec Q(t)=Iout×(t-t0). Si l'on met n inverseurs en sortie de
l'inverseur, le courant de charge chute de Iout à Iout/n, ce qui augmente le temps de montée
0→1 de manière radicale ! Ce phénomène est rarement pris en compte dans l'étude
conventionnelle des circuits linéaires pour lesquels on suppose que le courant délivrable en
sortie est infini (et donc chargement instantané des capacités en l'absence de résistances ...)
: il est à rapprocher de la notion de slew rate des amplificateurs opérationnels.
101
Figure 13: Sortance : un phénomène non-linéaire.
4.3.5 Performances
La notion de performance est rattachée à l'aspect dynamique du système et se

décline principalement en deux critères principaux qui sont les délais au travers de la porte
(qui vont fixer la vitesse à laquelle on peut demander à la porte de travailler) et la
consommation en courant de la porte.
Cadence
Il est courant de réduire la performance d'un circuit à sa charge calculatoire, à savoir
le nombre d'opérations par seconde qu'il est capable d'effectuer. Le critère principal qui
affecte ce critère est le temps de propagation qui représente le temps que met l'information
à se propager de l'entrée de la porte à l'entrée de la porte suivante. Ce temps se découpe en
deux parties comme le montre la figure 14.
102
Figure 14: Temps de propagation.
Le temps de propagation se partage en deux catégories :

- le temps de propagation proprement dit, qui représente le temps que met l'information
à se propager au travers de la porte (la référence étant 50% de la valeur maximale de
l'information). Ce temps est une qualité intrinsèque de la porte en elle-même. Ces temps
sont nommés tpHL et tpLH pour séparer les temps de propagation concernant les
transitions 0→1 (ou LH pour Low-to-High) à la sortie d'une part, et les transitions 1→0
(ou HL pour High-to-Low) à la sortie d'autre part.
- les temps de montée et de descente qui représentent le temps que met l'information à
se charger en entrée ou en sortie de la porte. Ce sont des temps de transition qui ne
dépendent pas seulement de la porte en elle-même mais surtout de son environnement
et des différentes capacités à charger en dehors du circuit. Ces temps sont dénommés tr
et tf pour le temps de montée (rise) et le temps de descente (fall).
De manière générale on utilise la moyenne des deux temps de propagation pour

caractériser un circuit :
𝑡!"# + 𝑡!"#
𝑡! =
2
Consommation
La consommation est un critère de performance puisqu'elle représente le courant et
la puissance consommés par le circuit. Les circuits étant généralement alimentés en tension
fixe, il suffit de déterminer le courant pour établir la consommation. Un circuit qui requiert
beaucoup de courant aura une dissipation thermique élevée et donc une durée de vie
amoindrie du fait du vieillissement accéléré des composants, un comportement plus bruité
et plus bruyant, une fiabilité incertaine et surtout, dans un contexte de nomadisme
103
croissant, une durée de vie sur batterie réduite. Ce sont ces raisons qui rattachent la
consommation à la notion de performance.
On étudiera la consommation selon deux approches : une approche où l'on sépare le
comportement moyen du circuit du comportement de forte intensité et une seconde où l'on
différencie l'aspect statique de l'aspect dynamique, les deux approches étant liées.
Puissance moyenne et puissance de pic

La puissance moyenne est la puissance moyenne d'un circuit calculée sur une
certaine période. Son calcul permet de déterminer la taille des batteries pour un
fonctionnement en autonomie par exemple. Elle se calcule de la manière suivante :
1 T V T
Pmoyenne = ∫ p(t )dt = alim ∫ I alim (t )dt
T 0 T 0
La puissance de pic est la puissance maximale que peut afficher le circuit sur une utilisation.
Elle correspond donc au courant maximal que peut demander le circuit et donc permet de
dimensionner les alimentations du circuit. L'expression mathématique de cette puissance est
Ppic = Valim × i pic = max[( p(t )]∞0 .
Puissance statique et puissance dynamique

Un circuit numérique a deux régimes de fonctionnement : celui où il maintient une
valeur numérique pour ses sorties (état appelé régime statique) et celui où il modifie l'une
ou plusieurs valeurs (état appelé régime dynamique).
Ces deux régimes font appel à deux types de courant différents :
- le régime statique n'affichera comme consommation que celle due aux courants
statiques qui existent dans les différents chemins de conduction du circuit entre les rails
d'alimentation ainsi que les courants de fuite. Bien évidemment, l'objectif de tout
concepteur de circuit est de minimiser ces courants,
- le régime dynamique fait apparaître des courants transitoires entre les alimentations et
des courants de charge et de décharge de capacités le temps du changement des états.
Énergie par commutation

Souvent les contraintes sur les délais et celles sur la puissance consommée sont
antinomiques comme le montre la figure 15. Il existe un point optimal qui combine délais
courts et consommation pas trop importante : c'est ce point que l'on cherchera à obtenir de
manière générale (sont mises à part les applications hautes performances où l'énergie n'est
pas un problème, et les applications ultra-nomades où la puissance calculatoire est
sacrifiée). On a recours dès lors à la notion d'énergie par commutation afin de pouvoir
caractériser de manière efficace les circuits.
104
Figure 15: Technologie 0.25 microns : énergie et délais.
4.3.6 Étude au premier ordre
Le tracé de la fonction de transfert de l'inverseur donne le résultat déjà étudié de la

figure 16. On y retrouve les deux zones de fonctionnement avec celle qui nous intéresse plus
particulièrement dénommée "Tout Ou Rien" pour lequel on adopte le modèle de
l'interrupteur précédemment développé (§4.1.3).
Figure 16: L'inverseur CMOS : deux zones de travail.
On peut déduire un grand nombre de propriétés de l'inverseur CMOS de ce simple

modèle interrupteur :
- Les niveaux de tension le plus bas VOL et le plus haut VOH qui seront associés à un zero
105
logique ou à un un logique sont respectivement égaux à 0V et VDD soit les deux tensions
d'alimentation. L'inverseur CMOS est donc un dispositif qui fournit deux niveaux logiques
égaux à ses tensions d'alimentation (donc aucune perte dans le circuit). Par ailleurs, ce
résultat est indépendant des dimensions du transistor ("ratioless logic" en anglais).
- En état stationnaire établi, il existe toujours un chemin électrique avec une résistance
finie entre la sortie et l'un des deux rails d'alimentation. Ainsi, un dimensionnement
judicieux de l'inverseur CMOS permet d'obtenir une résistance de sortie faible, le
rendant ainsi moins sensible au bruit et aux perturbations. Des valeurs typiques de
résistance de sortie sont de l'ordre du kΩ.
- Les niveaux de tension en sortie étant fournis à partir des rails d'alimentation, le courant
délivré en sortie de l'inverseur CMOS est directement généré à partir de l'alimentation.
Ainsi, la sortance de l'inverseur CMOS ("fan-out") est théoriquement infinie puisque
l'inverseur CMOS peut piloter une infinité de portes connectées à sa sortie. En pratique,
l'augmentation du temps de propagation avec la sortance limite le nombre d'éléments
que l'on peut connecter en sortie.
- La résistance d'entrée de l'inverseur CMOS est très élevée (théoriquement infinie du fait
de l'oxyde de grille) et donc le courant d'entrée est virtuellement nul. On peut donc
connecter un grand nombre d'inverseurs CMOS en sortie de tout circuit numérique sans
affecter sa sortance.
- En fonctionnement "Tout Ou Rien" il n'existe pas de chemin direct entre les deux rails
d'alimentation, ce qui veut dire qu'en régime établi (niveau de sortie indifféremment
haut ou bas) la porte ne consomme pas d'énergie statique (si l'on suppose les courants
de fuite dans les transistors nuls).
- En supposant que la commutation des transistors soit instantanée, le fonctionnement
dynamique de la porte inverseuse peut se résumer à la figure 17.
Figure 17: L'inverseur CMOS : sa dynamique au premier ordre .
Ainsi les changements d'état 0→1 et 1→0 sont respectivement :

- une charge de capacité au travers de la résistance équivalente du transistor P passant, et
- une décharge de capacité au travers de la résistance équivalente du transistor N passant.
Les temps de propagation, de montée et de descente de l'inverseur sont donc directement
reliés aux capacités d'entrée des inverseurs CMOS et aux résistances équivalentes de leurs
transistors. Obtenir une porte rapide signifie présenter une faible capacité d'entrée ou alors
de faibles résistances de transistors. Opter pour cette dernière solution se traduit par un
106
grand rapport W/L des dimensions des transistors (ce qui augmente la capacité d'entrée du
transistor et donc nuit à la sortance) et donc un courant de transistor élevé et une
consommation élevée9.
4.3.7 Étude statique de l'inverseur CMOS numérique
Tensions de références et marges de bruit

L'analyse fine de la robustesse de l'inverseur CMOS passe par l'étude de la fonction
de transfert entrée-sortie de l'inverseur déjà réalisée dans la partie 4.1. Le calcul de la
fonction de commutation établie par l'équation 4.1 associé au tracé de la dérivée figure 9
pour déterminer les pentes à -1 permet d'établir rapidement les tension d'opération (VOL,
VOH, VIL, VIH) et les marges de bruit associées (NML et NMH). Les résultats ainsi otenus
tendent à montrer que l'inverseur CMOS est très proche de la porte idéale car VIH et VIL sont
très proches de VDD/2, ce qui donne des marges de bruits symétriques proches de VDD/2.
Il existe cependant une méthode plus rapide qui donne des résultats de qualité
équivalente (surtout appliquée sur les dernières technologies). Il s'agit de prendre la
caractéristique entrée-sortie de l'inverseur CMOS, de tracer les deux asymptotes
horizontales pour les tensions d'entrées égales à 0V et à VDD, c'est à dire les droites V=VOL et
V=VOH et la droite tangente au point de commutation. Cela donne le tracé de la figure 18 :
Figure 18: L'inverseur CMOS : détermination de la robustesse par méthode asymptotique.
Les intersections des asymptotes avec la droite de pente de gain donnent les valeurs
VIL et VIH (respectivement 1.22V et 1.27V) : les marges de bruit se déduisent facilement. Si
l'on compare les valeurs obtenues par cette méthode avec les résultats tirés du tracé de la
dérivée de la courbe de transfert (regarder pour quelles valeurs de tension d'entrée on a la
dérivée qui vaut -1 sur la figure 9 : VIL=1.18V et VIH=1.32V), on s'aperçoit que les erreurs sont
minimes.
Là où cette méthode offre un réel avantage par rapport à celle utilisant le tracé de la
dérivée, c'est qu'elle ne nécessite pas de connaître le tracé exact de la fonction de transfert.
En effet, graphiquement, on s'aperçoit que le calcul de la pente de la tangente à la courbe en
! !!
VM est égal à !!" !!!" avec, pour l'inverseur CMOS VOL=0V et VOH=VDD. La valeur de cette
!" !"
9
On retrouve une fois de plus le compromis vitesse/puissance qui veut que privilégier la vitesse d'un circuit se fasse au détriment de sa
consommation.
107
pente est un gain g que l'on est capable de calculer formellement. En posant que VM se
trouve au milieu de [VIL, VIH], on obtient les relations suivantes :
VDD
VIL = VM −
2g
V
VIH = VM + DD
2g
NM L = VIL
NM L = VDD − VIH
Ces expressions peuvent encore se simplifier si VM=VDD/2. L'énorme avantage de la

démarche est que l'on peut très facilement obtenir les critères de robustesse d'une
technologie donnée de manière purement analytique, directement à partir des paramètres
de la technologie.
Variations technologiques
Les variations survenant lors du process de réalisation des transistors MOS
introduisent des écarts dans les valeurs des paramètres géométriques et physiques pour les
transistors. Si la plupart des transistors d'une technologie donnée correspondent aux valeurs
de référence, un certain nombre sont plus rapides et plus performants que la moyenne et un
certain nombre présentent un comportement légèrement dégradé. Ceci va évidemment
influer sur la robustesse de l'inverseur réalisé. Une étude approfondie et détaillée de ces
modifications sort du cadre de ce cours et ne sera donc pas menée. Cependant, pour donner
une exemple des études qu'il faudrait mener, la figure 19 montre de quelle manière la
fonction de transfert d'un inverseur peut être affecté par la qualité de réalisation du
transistor NMOS et du transistor PMOS la constituant.
Figure 19: L'inverseur CMOS : influence de la qualité du process. Le bon transistor a un excès
de 30nm sur sa largeur de grille, une réduction de 25nm sur sa longueur, une épaisseur
d'oxyde réduite de 3nm et un courant de seuil diminué de 60mV. Le transistor MOS dégradé
présente les caractéristiques inverses –tension de seuil plus élevé, largeur de canal réduite, ...
108
4.3.8 Performances de l'inverseur CMOS numérique

Deux éléments principaux sont à étudier pour établir les performances de l'inverseur
CMOS : délais de propagation et consommation. Établir les délais de propagation et de
commutation est assez aisé puisque, si l'on s'appuie sur la vision simpliste de la figure 17, il
suffit d'établir les valeurs des capacités et des résistances équivalentes de l'inverseur CMOS
puis d'appliquer les calculs classiques de charge et de décharge de capacité. L'étude de la
consommation sera un peu plus délicate puisqu'il faudra séparer l'état dynamique de
commutation de l'état statique (pour lequel l'approche au premier ordre d'interrupteur
ouvert se révèlera insuffisante).
Délais de propagation
Calcul des capacités d'un inverseur CMOS : Comme on a pu le voir dans le chapitre 3, le
calcul des valeurs de capacités d'un transistor est complexe du fait des nombreux effets
capacitifs inhérents à la structure du transistor MOS allié à une dynamique de ces
phénomènes. Le schéma de la figure 20 résume la complexité de la situation en présentant
le cas classique d'un inverseur CMOS dont la charge est un autre inverseur CMOS : ne sont
représentées que les capacités intervenant dans le transfert de l'information de l'entrée du
premier inverseur CMOS à sa sortie.
Figure 20: L'inverseur CMOS : les capacités en jeu lors de la transmission d'une information.
Le tableau 2 donne, pour information, un récapitulatif des formules permettant de
calculer ces capacités et de leurs valeurs (technologie 0.25 microns) pour les transitions 0→1
et 1→010.
Capacité Expression formelle Valeur0 1 (fF)

→ Valeur1 0 (fF)
→
Cgd1 2CGD0nWn 0.23 0.23

Cgd2 2CGD0pWp 0.61 0.61
Cdb1 Keq⋅ADn⋅CJ + Keqwsn⋅PDn⋅CJSW 0.90 0.66
Cdb2 Keq⋅ADp⋅CJ + Keqwsp⋅PDp⋅CJSW 1.15 1.5
Cg3 (CGD0n+ CGD0n)Wn+CoxWnLn 0.76 0.76
Cg4 (CGD0p+ CGD0p)Wp+CoxWpLp 2.28 2.28
Cx Valeurs issues d'une extraction de paramètres physiques 0.12 0.12
Cgd1 Σ 6.0 6.1
Tableau 2: Composantes de la capacité totale de charge à calculer pour les délais. CGDO, CGSO,
AD, PD, CJSW, ..., sont des paramètres physiques issus de la géométrie du transistor MOS.
10
Du fait de l'aspect dynamique des capacités, les valeurs ne sont, bien évidemment, pas identiques pour les deux transitions.
109
Analyse formelle du problème :

Intéressons-nous dans un premier temps au calcul du délai de propagation à travers
le calcul du temps de décharge de la capacité de sortie lors d'une transition 0→1 en entrée
de l'inverseur. Le calcul serait le suivant :
VOL Cl (v)
tp = ∫ dv
VOH i (v )
avec CL la capacité à décharger et i(v) le courant de décharge de la capacité. Ces deux
grandeurs étant, comme on l'a vu précédemment non-linéaires, un calcul exacte formel
explicite de cette grandeur est impossible. Afin d'en obtenir une expression approché, nous
allons utiliser le modèle interrupteur de la figure 17.
Toute la difficulté réside dès lors dans le calcul de la résistance équivalente du
transistor NMOS quand celui-ci est passant. La première méthode est de calculer ce que vaut
la résistance équivalente en intégrant le rapport V/I sur la plage où le transistor NMOS est
passant, à savoir sur la gamme [VDD/2, VDD], soit :
1 VDD V 3 V ⎛ 7 ⎞
Reqn = ∫ dv ≈ ⋅ DD ⎜1 − VDD ⎟
VDD / 2 VDD /2 I Dsatn (1 + λV ) 4 I Dsatn ⎝ 9 ⎠
2
⎛ VDsatn ⎞
avec I Dsatn = K n ⎜ (VDD − VT )VDsatn − ⎟
⎝ 2 ⎠
Dans ce calcul la tension d'entrée à considérer est bien évidemment VDD puisque
nous étudions une transition 0→1 et la tension VDsatn est la tension limite à partir de laquelle
le transistor NMOS rentre en régime saturé (on peut fixer au pire VDsatn à VDD/2).
Une manière plus simple de procéder pour le calcul de cette résistance équivalente
est de faire une moyenne plutôt qu'une intégration. Le transistor NMOS étant en régime
saturé, la résistance varie de manière quasi linéaire avec la tension (cf. figure 21) il suffit
donc de prendre les deux valeurs extrémales des résistances (pour les tensions VDD et VDD/2)
et d'en faire la moyenne.
Figure 21: Calcul de la résistance du transistor passant : une moyenne.
Cela revient à faire le calcul suivant :

1⎛ VDD VDD / 2 ⎞ 3 VDD ⎛ 5 ⎞
Reqn = ⎜ + ⎟≈ ⋅ ⎜1 − VDD ⎟
2 ⎝ I Dsatn (1 + λVDD ) I Dsatn (1 + λVDD / 2) ⎠ 4 I Dsatn ⎝ 6 ⎠
Bien entendu, les deux méthodes donnent un résultat similaire.
Une fois la difficulté du calcul de la résistance équivalente levée (on procède de la
même manière pour le calcul de la résistance Reqp du transistor PMOS pour les transitions
1→0), le calcul du temps de propagation se résume à une simple analyse d'un réseau RC
pour lequel il est bien connu que :
110
tpHL=ln(2)⋅Reqn⋅CL=0.69⋅Reqn⋅CL
Le calcul du temps de propagation moyen donne :
t pHL + t pLH Reqn + Reqp
tp = = 0.69 ⋅ CL
2 2
Une simulation en technologie 0.25µm donne le résultat de la figure 22 :
Figure 22: Simulation en technologie 0.25µm : temps de propagation.
L'implémentation des résultats précédents et l'utilisation du tableau 2 permet

d'obtenir les résultats suivants :
tpHL=0.69×8.6kΩ×6.1fF=36ps
tpLH=0.69×6.9kΩ×6.0fF=29ps
t pHL + t pLH
tp = = 32.5 psec
2
Une comparaison entre ces résultats et ceux issus de la simulation permet d'établir
une surprenante précision dans les résultats issus du calcul formel basé sur une approche du
premier ordre. L'expression formelle permet surtout de dégager les règles suivantes pour
l'aide au concepteur dans sa démarche de réduction des délais :
- Réduction de CL : élément fondamental du délai, réduire la capacité est peu aisée car il
faut jouer à la fois sur taille de la grille des transistors, les interconnexions et la
sortance...
- Augmentation du rapport W/L : cette technique, la plus performante, est à manier avec
préaution car elle joue également sur les capacités internes du circuit et la sortance.
Conclusion
Ainsi se termine la partie consacrée à la robustesse de l'inverseur CMOS : on a pu
mettre en pratique les notions de robustesse et les appliquer à l'inverseur CMOS. Les
formules établies dans cette partie, les notions abordées et les tendances dégagées peuvent
être facilement extrapolées à des circuits beaucoup plus complexes que notre inverseur
CMOS. La partie suivante sera consacrée au second aspect de la performance : la
consommation. Là encore, on cherchera à mettre en application les notions théoriques vues
précédemment et surtout à dégager des tendances générales qui peuvent être appliquées à
tout type de circuit numérique, aussi complexe soit-il.
111
4.3.9 Consommation statique de l'inverseur CMOS numérique
Des deux types de consommation, nous allons nous intéresser au régime statique en
premier. L'analyse sommaire du paragraphe 4.3.6 a mis en évidence une absence de chemin
direct entre les deux rails d'alimentation en régime établi. Il existe cependant une
consommation statique dans l'inverseur CMOS due aux courants de fuite des transistors
MOS (jonctions des diodes en inverse) en état bloqué11.
4.3.10 Consommation dynamique de l'inverseur CMOS numérique
Consommation moyenne
La consommation moyenne d'un inverseur MOS est à calculer à partir des transitions
0→1 et 1→0. Reprenons l'exemple de la figure 17. Nous avons un cycle de charge et de
décharge complet.
Calculons l'énergie nécessaire à une charge de capacité (depuis VDD et au travers du
transistor PMOS):
∞ ∞ dv V
EV = ∫ iV (t )VDD dt = VDD ∫ CL out dt = CLVDD ∫ DDdvout = CL ⋅VDD 2
DD 0 DD 0 dt 0
Maintenant, calculons l'énergie stockée effectivement dans la capacité :

∞ ∞ dv V 1
EC = ∫ iV (t )Vout dt = ∫ CL out vout dt = CL ∫ DDvout dvout = ⋅ CL ⋅VDD
2
0 DD 0 dt 0 2
On s'aperçoit que seulement la moitié de l'énergie tirée de l'alimentation est stockée dans la
capacité : le reste a été perdu par dissipation thermique dans la résistance équivalente du
transistor PMOS. Encore plus important, cette dissipation ne dépend pas de la valeur de la
résistance et donc de la taille du transistor. Durant la décharge de la capacité, l'énergie est
enlevée de la capacité et dissipée dans le transistor NMOS. Ainsi chaque cycle 0→1→0
nécessite une énergie de CLVDD2. Ainsi, chaque transition étant faite un certain nombre de
fois, noté f0 1, nous obtenons la relation suivante :
→
Pdyn_moyenne = CLVDD2⋅f0 → 1
Cette règle, obtenue pour un simple inverseur CMOS, s'applique à tout type de circuit
jusqu'au microprocesseur : la puissance consommée par un circuit augmente linéairement
avec sa fréquence de fonctionnement et diminue de manière quadratique avec la diminution
de sa tension d'alimentation 12 . Ce phénomène est à la base de nombreuses stratégies
matérielles de gestion d'énergie mais également de techniques de codage qui vise à
minimiser le nombre de transitions !
Consommation de pic
L'analyse sommaire du paragraphe 4.3.6 peut laisser supposer, à tort, qu'il n'existe
jamais de chemin direct entre les deux rails d'alimentation. Lors d'une transition (quelqu'elle
11
Les courants de fuite ont tendance à augmenter avec la réduction des dimensions la technologie, ce qui en fait un problème majeur
actuellement. Si, à température ambiante, ces courants de fuite sont somme toute négligeables, l'augmentation de la température au sein
d'un circuit peut multiplier ces courants par un facteur 100, ce qui en fait dès lors un problème important et demeure aujourd'hui un enjeu
de recherche important.
12
C'est d'ailleurs pour cela que sur de nombreux ordinateurs portables, les processeurs gèrent la réduction de leur fréquence de
fonctionnement et de leur tension d'alimentation selon la charge processeur demandée afin d'optimiser l'autonomie. C'est également pour
cela que les circuits numériques actuels ont plusieurs horloges différentes et plusieurs alimentations différentes pour les différentes parties
qui les composent.
112
soit), l'inverseur CMOS passe par l'état du milieu (VM) pour lequel les deux transistors sont
en état de saturation. Il existe donc un court instant pendant la transition pour lequel un
courant de court-circuit isc part de VDD vers 0 comme le montre la figure 23.
Figure 23: Courant de court-circuit lors des commutations.
En supposant que les temps de court-circuits tsc sont identiques pour les deux
transitions, on peut écrire que l'énergie consommée lors d'un cycle de commutations :
Edyn_court-circuit = 2Ishort⋅VDD⋅tsc/2 = Ishort⋅VDD⋅tsc
Le temps de court-circuit dépend bien entendu du temps montée/descente, de

l'inverseur CMOS et en supposant que le signal d'entrée présente une rampe linéaire de
transition, on peut écrire :
V − 2VT tr ( f )
tsc = DD × .
VDD 0.8
En faisant apparaître le cadencement des opérations, il vient :
Pdyn_court-circuit = Ishort⋅VDD⋅tsc⋅f0 → 1
La puissance dissipée par court-circuit est très affectée par tout ce qui touche aux délais et
aux capacités.
Puissance totale dissipée par l'inverseur CMOS

La puissance totale dissipée est la somme de ces trois contributions :
Ptotale = Pdyn_moyenne + Pdyn_court-circuit + Pstat
dont typiquement Pdyn_moyenne représente 90% de la puissance totale, Pdyn_court-circuit 8% et Pstat

2%. Toutefois, si la puissance dynamique a tendance à diminuer avec l'évolution des
technologies, la puissance statique, elle, a malheureusement tendance à prendre de plus en
plus d'importance avec les réductions des tailles des transistors.
113
4.3.11 Produit Energie-Délai (EDP, Energy-Delay Product)
Le critère permettant de quantifier au mieux les performances d'un circuit

numérique est la notion d'énergie consommée par opération, car elle intègre à la fois la
notion de puissance dissipée et de temps de réaction de la porte. Son mode de calcul est le
suivant :
PDP=Pdyn_moyenne⋅tp
(sachant que nous négligeons les puissances statiques et dynamiques de court-circuit par
rapport à la puissance moyenne, et que pour rappel f0 1=1/2tp), soit
→
PDP=VDD2CL/2
soit l'énergie nécessaire par commutation. Cependant cette métrique en tant qu'outil
d'optimisation des portes est insuffisante : en effet, de manière évidente, il suffit de
diminuer la tension d'alimentation du circuit pour augmenter la performance du circuit – ce
qui n'est pas tout à fait exacte si l'on englobe à la fois l'aspect temporel et puissance.
Une meilleure métrique est le produit Énergie-Délai (EDP pour Energy-Delay Product)
qui permet d'intégrer tous les aspects temporels que seule l'énergie par opération ne
permet pas de considérer. La définition en est la suivante :
2
CLVDD
EDP = PDP × t p = tp
2
Le temps de propagation moyen peut être approximé par la formule suivante :
αVDD CL
tp =
VDD − VTe
avec α paramètre technologie, Vte=VT+VDsat/2, et l'hypothèse que les transistors NMOS et
PMOS ont un comportement similaire (tensions de seuil et de saturation). Dès lors on
obtient la métrique suivante :
CL2VDD
3
EDP =
2 (VDD − VTe )
On peut, avec cette formule, tracer des graphes tels que celui de la figure 24.
Figure 24: Produit Énergie-Délai.
114
On y voit clairement les deux tendances opposées de la puissance consommée et de

la vitesse du circuit en fonction de la tension d'alimentation, avec ce qui semble être le
meilleur compromis (si l'on considère que puissance et délai ont un poids égal de priorité)
autour de 1.2V.
Bien évidemment cette formule donne des tendances générales et aide le
concepteur : elle n'est en aucun cas la recette ultime puisqu'elle ne prend pas en compte les
avantages que peuvent apporter par exemple des architectures telles que la mise en
pipeline ou le recours à la concurrence.
4.4 Conclusion
Ce chapitre consacré à l'inverseur CMOS a permis l'étude du circuit élémentaire
qu'est l'inverseur CMOS, à la fois d'un point de vue analogique où il peut servir
d'amplificateur et être à la base de filtre, mais également du point de vue numérique où il
est une porte de base présente dans la quasi-totalité des circuits numériques existants. De
par sa dualité analogique-numérique, il a permis de mettre en évidence les relations qui
existent entre le monde analogique et le monde numérique, les relations entre les
performances statiques et dynamiques en tension du circuit analogique et celle attendues
en terme de vitesse, consommation et délai pour le circuit numérique.
La partie analogique aura également permis de mettre en application et d'illustrer les
notions vues en cours d'électronique analogique sur l'analyse d'un circuit, le régime statique,
le régime dynamique, l'établissement d'un point de fonctionnement et l'optimisation des
performances dynamiques du circuit autour de ce point de fonctionnement.
Ce chapitre clôture enfin l'étude de l'électronique analogique et a permis d'introduire
l'électronique numérique qui sera développée de manière plus conventionnelle dans les
chapitres suivants sous la forme électronique numérique combinatoire, électronique
numérique séquentielle (du combinatoire avec de la mémoire) et enfin architectures de
microprocesseurs (l'agencement intelligent de circuits séquentiels et combinatoires afin
d'obtenir des systèmes pseudo-intelligents).
References
[9] Rabaey Jan M., Digital Integrated Circuits, 2nd Edition, Prentice Hall.
[10] Tsividis Yannis, Operation and modeling of the MOS transistor, WCB/McGraw-Hill,
621.381 528 TSI
[11] Razavi Behzad, Design of analog CMOS integrated circuits, McGraw-Hill,Publication

Boston, MA, 2001, 621.39 RAZ
[12] Sedra Adel S. et al., Microelectronic circuits, Oxford University Press, New York Oxford,
2004, 621.381 5 SED
[13] Berkeley University of California, Cours EE141 :Introduction to Digital Integrated

Circuits, http://bwrc.eecs.berkeley.edu/Classes/icdesign/ee141_s02/notes.html, Chapitre 5.
115
5 Logique Combinatoire
La logique combinatoire traite les informations binaires (logiques) "0" et "1" avec des
opérateurs booléens simples.
Codage des nombres signés

Pour coder des nombres positifs ou négatifs, plusieurs méthodes existent. Les codes
"valeur absolue et bit de signe", "complément à 1", et complément à 2 sont les codages les
plus pertinents.
En considérant des mots binaires sur 4 bits, nous représentons ici les valeurs des codages:
Par valeur absolue et bit de signe, en rouge
Par complément à 1, en vert
Par complément à 2, en bleu
Figure 1: Nombres signés selon différents codages.
Le codage valeur absolue et bit de signe consiste à prendre le bit à gauche non plus
comme le MSB mais comme un indicateur de signe : "0" signifie + et "1" signifie -.
Le complément à 1 a pour principe de complémenter tous les bits d'une valeur positive
pour en calculer son négatif. Exemple: la valeur -2 est : 2 (0010) complémenté: 1101.
Nous constatons que ces 2 codages ont l'inconvénient d'avoir 2 zéros (et les nombres
positifs et négatifs ne sont pas symétriques par rapport au 0 pour le codage valeur absolue
et bit de signe).
Le codage utilisé en logique combinatoire est le complément à 2. Il se calcule en ajoutant
1 au complément à 1 (CA1).
Exemple : pour trouver -2: -2 = CA1(2) + 1 = CA1(0010) + 1 = 1101 + 1 = 1110
Ce codage n'est pas intuitif, mais il a l'avantage de ne pas nécessiter une logique
spécifique, car une soustraction revient à une addition modulo 16.
116
5.1 Portes logiques combinatoires

Les portes logiques CMOS sont composées de transistors de type N et P. Elles sont
caractérisées par des délais de transition, qui sont différents selon que l'entrée passe de "0"
à "1" ou de "1" à "0". Ces délais sont notés tp LH et tp HL , et définissent ensemble la période
(donc fréquence) maximale d'un circuit. Lorsqu'il y a plusieurs portes logiques entre l'entrée
et la sortie, ces délais sont cumulatifs.
Figure 2 : Temps de propagation
Pour plus de simplicité, nous dessinons classiquement les schémas logiques au niveau
portes, mais il est important de connaître la structure au niveau transistors.
Les portes les plus simples sont :

• l'inverseur (ou NOT)
• la porte ET (ou AND)
• la porte OU (ou OR)
117
L'ensemble des symboles associés à ces portes se trouve figure ci-dessous1.
Figure 3 : Symboles des portes élémentaires.

A l'aide de ces opérateurs, nous pouvons écrire des équations du type S = CA + CB + BA
(voir le chapitre de pré-requis pour plus de précisions sur l'algèbre de Boole).
Cependant, la technologie CMOS, très utilisée aujourd'hui, ne permet pas de réaliser
directement ces portes simples. Pour démontrer cela, nous allons étudier la structure des
portes de base CMOS: inverseur, NON-ET, NON-OU.
1
L'industrie électronique utilisant de manière préférentielle (voire exclusive) les symboles américains, nous ne nous servirons dans ce
chapitre que des symboles américains.
118
5.1.1 Porte inverseuse (NOT)
C'est la porte la plus simple composée d'un transistor de type N et d'un transistor de type
P, en montage push-pull. Comme leur structure est complémentaire et qu'ils ont une entrée
commune, ils vont conduire ou être bloqués de manière complémentaire. La structure est
présentée à gauche dans la figure :
Figure 4 : Fonctionnement simplifié de l'inverseur.
Si E = 1, le transistor N conduit, le transistor P est bloqué, nous retrouvons donc le

schéma (idéal) équivalent du milieu de la figure ci-dessus. La sortie S est donc tirée à l'état
bas: S = 0. De même si E = 0, le transistor P conduit, le transistor N est bloqué donc S = 1.
La table de vérité de cette structure correspond donc bien à celle d’un inverseur (NOT) :
E S
0 1
1 0
Table 1: Table de vérité d'une porte inverseuse.
5.1.2 Porte NON-ET (NAND)
Avec les mêmes hypothèses :

• Un "1" sur un transistor N est équivalent à un court-circuit,
• Un "0" sur un transistor N est équivalent à un circuit ouvert,
• Un "0" sur un transistor P est équivalent à un court-circuit,
• Un "1" sur un transistor P est équivalent à un circuit ouvert.
Nous pouvons réfléchir sur la structure minimale à 4 transistors de la figure ci-dessous.
119
Figure 5 : Structure niveau transistor d'une porte NON-ET.
Si A = 0 OU B = 0 (ou les deux), S est relié à VDD (alimentation haute) donc S = 1. A

l'inverse, il faut que - à la fois - A ET B soient à 1 pour que S soit à 0 :
A B S
0 0 1
0 1 1
1 0 1
1 1 0
Table 2: Table de vérité d'une porte NON ET.
Nous reconnaissons ici la table de vérité d'une porte NON-ET (NAND) qui est une
structure de base. En technologie CMOS, la porte ET est donc composée d'une porte NON-ET
suivie d'un inverseur. Pour rappel, la table de vérité de la porte ET (AND) se trouve ci-
dessous.
A B S
0 0 0
0 1 0
1 0 0
1 1 1
Table 3 Table de vérité d'une porte ET.
Nous pouvons remarquer que le fonctionnement dual des transistors N et P entraîne une
antisymétrie dans la structure: les 2 transistors P sont en parallèle alors que les 2 transistors
N sont en série. Nous parlons alors de dualité entre le plan N et le plan P.
Nous pouvons aussi remarquer qu'en connectant A et B, nous obtenons une porte
inverseuse. La démonstration se fait en une ligne : A.A = A . ou encore A.A = A + A = A
selon le moment où nous appliquons le théorème d'idempotence et éventuellement le
théorème de De Morgan.
120
5.1.3 Porte NON-OU (NOR)
En dessinant le schéma symétrique du précédent, nous obtenons celui de la figure ci-

dessous.
Figure 6 : Structure niveau transistorde la porte NON-OU.
Si A = 1 OU B = 1 (ou les deux), S est relié à Gnd (alimentation basse) donc S = 0. A

l'inverse, il faut que - à la fois - A ET B soient à 0 pour que S soit à 1. En résumé :
A B S
0 0 1
0 1 0
1 0 0
1 1 0
Table 4: Table de vérité de la porte NON OU.
Nous reconnaissons ici la table de vérité d'une porte NON-OU (NOR) qui est une structure
de base. Nous remarquons qu'en connectant A et B, nous obtenons une porte inverseuse.
Une fois de plus, la démonstration est triviale et se fait de deux manières (selon le moment
où nous appliquons l'idempotence et éventuellement le théorème de De Morgan):
A + A = A où A + A = A.A = A .
Nous pouvons aussi remarquer que la table est exactement l'inverse de la précédente, ce
qui permet de revérifier une partie du théorème de De Morgan :
NAND = NOR c'est-à-dire A.B = A + B = A + B
De même que pour la porte ET, la porte OU s'obtient en technologie CMOS par
l'adjonction d'un inverseur CMOS en sortie de la porte NOR. Pour rappel, voici la table de
vérité de la porte OU (OR) :
A B S
0 0 0
0 1 1
1 0 1
1 1 1
Table 5: Table de vérité de la porte OU.
121
5.1.4 Porte complète
En plus de leur structure transistor simple, les portes NON-ET et NON-OU ont l’avantage
d’être des « portes complètes », contrairement aux portes ET et OU. Une porte complète est
une porte dont le type permet de réaliser toutes les opérations logiques, qui sont au nombre
de trois : ET, OU et inversion. Nous avons déjà vu que les portes NON-ET et NON-OU
permettent de réaliser la porte inverseuse.
La porte NON-ET définie comme A.B réalise intrinsèquement une fonction OU. Il suffit
d'ajouter une porte inverseuse (réalisée avec des portes NON-ET) sur les entrées pour lever
le problème de l'inversion des entrées. Enfin, une porte NON-ET utilisée en inverseur que
nous ajoutons à la sortie d'une porte NON-ET permet de réaliser la fonction ET
car A.B = A.B .
De même, la porte NON-OU définie comme A + B réalise intrinsèquement une fonction
ET. Il suffit d'ajouter une porte inverseuse (réalisée avec des portes NON-OU) sur les entrées
pour lever le problème de l'inversion des entrées. Enfin, une porte NON-OU utilisée en
inverseur que nous ajoutons à la sortie d'une porte NON-OU permet de réaliser la fonction
OU car A + B = A + B d'après le théorème d'involution.
Ces deux portes sont donc des portes complètes, qui outre leur structure MOS simple,
permet de réaliser la totalité des fonctions logiques avec un seul type de porte. Les
équivalences sont rappelées dans la figure ci-dessous.
Figure 7 : Equivalences de portes.

5.1.5 Portes simples
D'autres portes, non élémentaires du point de vue transistors mais dont la fonction est
simples sont largement utilisées. Ainsi, elles ont leur propre implantation physique en
technologie MOS (au contraire des autres fonctions que nous chercherons généralement à
réaliser avec des combinaisons des portes élémentaires).
OU EXCLUSIF (XOR)
Comme son nom l'indique, il faut que A et B soient exclusivement différents pour que la
sortie soit vraie (= 1) comme le montre la table de vérité :
122
A B S
0 0 0
0 1 1
1 0 1
1 1 0
Table 6: Table de vérité du OU exclusif.
Cette porte est classiquement composée de 2 inverseurs, 2 ET et 1 OU: S = A.B + A.B

noté également S = A ⊕ B.
Le OU EXCLUSIF étant dans les faits une comparaison (différence ou égalité), cette porte
est très utilisée dans les comparateurs ou les additionneurs. Le complément de cette porte
est le NON-OU EXCLUSIF (XNOR). Les symboles de ces 2 portes sont rappelés :
Figure 8 : Symboles des portes XOR et XNOR.
BUFFER
Le buffer est un suiveur logique, classiquement composé de 2 inverseurs successifs. Sa
fonction principale est l'adaptation d'impédance, la création d'arbres de signaux de contrôle
(comme un arbre d'horloge) et parfois la numérisation2 d'un signal dans des systèmes mixtes
(mélangeant analogique et numérique).
La table de vérité du buffer et son symbole sont rappelés ci-dessous :
A S
0 0
1 1
Table 7: Table de vérité du Buffer.
Figure 9 : Symbole du Buffer.
2
En se servant des tensionsVIH et VIL du buffer comme valeur de référence, nous pouvons réaliser une conversion analogique
numérique sommaire avec simplement un buffer : toute tension supérieure à VIH est transformée en un logique et toute tension
inférieure à VIL est transformée en un zéro logique.
123
Porte 3 états
Une porte 3 états est une porte qui permet d'implanter un troisième état appelé état de
haute impédance (noté Z). Lorsqu'une porte est dans l'état de haute impédance, cela signifie
que son impédance de sortie est infinie : tout se passe comme si la sortie de cette porte
présentait une impédance infinie avec l'entrée, et les rails d'alimentation. Cet état est très
utilisé dans le partage de ligne (bus de communication type I2C et autres) car il permet à
plusieurs signaux d'entrée d'utiliser le même fil pour communiquer : en effet, si une entrée
veut émettre sur le fil commun, il suffit de mettre tous les autres accès en état de haute
impédance : l'élément de base de cette logique est la porte de transmission 3 états dont la
table de vérité et la structure sont :
E A S
0 0 Z
0 1 Z
1 0 0
1 1 1
Table 8: Table de vérité de la table de transmission 3 états.
Figure 10 : Architecture de la porte de transmission 3 états.
Une implantation plus performante de cette fonctionnalité est celle du buffer 3 états. La
table de vérité reste inchangée mais la structure du circuit est plus complexe :
124
Figure 11 : Architecture du buffer 3 états.
La grande différence avec la porte de transmission porte sur les signaux : lorsque la porte
est passante, dans le cas de la transmission, le signal d'entrée est transféré en sortie alors
que pour le buffer, nous recopions la valeur logique du signal d'entrée en sortie à partir des
alimentations. Concrètement, cela signifie que dans le cas du buffer, nous reconstruisons le
signal au contraire de la porte de transmission qui a tendance à le dégrader encore plus qu'il
ne l'est en entrée.
5.2 Synthèse combinatoire

Pour aller d'un cahier des charges à une équation logique et un schéma électrique, il y a
une méthode de synthèse à suivre. Nous allons appuyer l'explication sur la synthèse d'un
additionneur 1 bit avec retenue entrante.
Dans un premier temps, il faut retranscrire le problème dans une table de vérité.
5.2.1 Table de vérité
Elle permet de poser clairement le problème, en détaillant les entrées et les sorties (et
donc la totalité des états possibles), et en écrivant leurs relations.
Pour l'additionneur 1 bit, nous voulons additionner A, B et C (booléens) et obtenir le
résultat S (booléen) avec une retenue sortante Co (faisant office de poids plus fort que S), Co
étant la contraction de carry out. Le symbole de l'additionneur est rappelé :
125
Figure 12 : Symbole de l'additionneur complet 1 bit.
Nous écrivons la table 9, avec les entrées à gauche, les sorties à droite :
C B A Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Table 9: Table de vérité de l'additionneur complet 1 bit.

Une fois cette table faite, nous pouvons écrire facilement les équations complètes de S et
Co. Les équations complètes sont des équations brutes, non optimisées algébriquement
(dites "non réduites"). En lisant la table ligne à ligne, il est possible de faire une synthèse sur
les "1" (équations pour S = 1), ou sur les "0" (nous calculons alors S ). Il peut être plus rapide
de chercher l'équation de S si il y a beaucoup de résultats faux (à "0") dans la table.
Synthèse sur les "1"3 :

S = C.B.A + C.B.A + C.B.A + CBA = A ⊕ B ⊕ C
Co = C.B. A + C.B.A + C.B.A + CBA
Synthèse sur les "0" :
S = C.B. A + C. B.A + C. B . A + C.B. A
Co = C.B. A + C.B. A + C .B. A + C. B . A
5.2.2 Tableau de Karnaugh

La synthèse d'équations logiques par l'algèbre de Boole ne permet pas toujours
d'obtenir la solution optimale (c'est-à-dire l'équation la plus réduite). Des tableaux de
Karnaugh permettent donc de faire des résolutions visuelles.
Ce tableau se construit en mettant les opérandes sur les colonnes et les lignes, et le
résultat à l'intérieur du tableau. Les opérandes sont marqués en binaire réfléchi, donc 1 seul
bit change à la fois.
126
Exemple pour S = f(A,B,C), nous définissons le tableau comme indiqué sur la table :
BA
00 01 11 10
C
0
1
Table 10 Écriture d'un tableau de Karnaugh à 3 entrées.
Nous écrivons donc le tableau pour chaque sortie.
Ex: soit l'équation S = CBA + CBA + CBA + CBA

Nous remplissons le tableau avec les valeurs de S :
Ensuite, si nous choisissons une résolution par les 1 (ce qui est classiquement fait), nous
faisons des regroupements de 1 logiques par paquets de puissance 2 (donc nous regroupons
1, 2, 4, ou 8 bits).
Nous pouvons prendre un bit plusieurs fois dans des regroupements, cela correspond à
une factorisation. Chaque regroupement donne une expression plus réduite issue d'une
factorisation : nous ignorons le bit qui change d'état dans un regroupement. Ainsi, pour le
premier regroupement (rouge): C = 0, B change d'état, et A = 1. Donc pour toute
combinaison C = 0 et A = 1 (quel que soit B), S = 1. Nous trouvons donc l'équation réduite
(minimale) :
Y = CA + CB + BA
Rq: Toute autre factorisation ne réduirait pas le nombre de portes logiques nécessaires.
Pour minimiser cette équation algébriquement, il aurait fallu écrire :
Y = CBA + CBA + CBA + CBA
Y = CBA + CBA + CBA + CBA + CBA + CBA => phase non intuitive
Y = ( C BA + CBA) + ( CB A + CBA) + ( CBA + CBA) => phase non intuitive
Y = ( CA(B + B )) + ( CB (A + A)) + ( BA (C + C ))
Y = CA + CB + BA
Le recours aux tableaux de Karnaugh permet de faire apparaître de manière automatique

les termes redondants4 nécessaires pour une simplification optimale des équations.
Il y a une limite à l'application simple du tableau de Karnaugh (basé sur le binaire
réfléchi): au-delà de 4 variables en entrée, le codage et les regroupements sont un peu plus
complexes.
4
Les "1" sur plusieurs groupements sont les éléments que nous doublons ou triplons (voire plus) par idempotence dans la résolution
analytique à la main.
127
5.2.3 Les "don't care"
Il se peut que des valeurs en entrée ne soient jamais utilisées : nous pouvons dans ce
cas considérer qu'ils génèrent un "1" ou un "0" en sortie. Leur incidence importe peu,
puisque ces entrées ne sont pas censées apparaître. Nous les notons donc X ("don't care"),
et nous pouvons leur attribuer la valeur que nous souhaitons (celle qui permettra
d'optimiser le résultat).
Exemple : réalisation d'un détecteur de nombre premier
Réalisons la synthèse d'un détecteur de nombres premiers sur les nombres allant de 0 à
5. Donc la sortie S vaut 1 si E est égal 1,2,3,5 5. Comme les entrées varient de 0 à 5, nous
allons coder les entrées sur 3 bits : E2 E1 E0. Nous obtenons la table de vérité:
E3 E2 E1 S
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 X
1 1 1 X
Table 11: Table de vérité d'un détecteur de nombre premier.
Les valeurs 6 (110) et 7 (111) qui peuvent être codées sur 3 bits ne sont pas considérées,
donc la valeur de S associée importe peu.
Nous allons alors dessiner le tableau de Karnaugh de S :
Table 12: Tableau de Karnaugh simple du décodeur de nombre premier.
Si nous ne considérons pas les X (ce qui revient à considérer X=0), nous obtiennons :
S = E 2.E1+ E3.E1 + E3.E 2
N.B : le regroupement rouge est inutile car il prend en compte des 1 déjà considérés par
ailleurs (de plus, le terme associé au groupement rouge disparaît si nous appliquons les
théorèmes de simplification à la formule précédente).
Ce résultat n'est pas optimal (au sens minimisation du nombre de portes et complexité de
5
0 n'est pas considéré comme un nombre premier et 1 est considéré comme un nombre premier en accord avec la majorité des
scientifiques débattant sur ce sujet épineux.
128
circuit minimale).
En affectant "1" aux deux "X", nous pourrons faire des regroupements de "1" plus
intéressants comme le montre le tableau :
Table 13: Tableau de Karnaugh optimal du décodeur de nombre premier.
Nous obtenons l'équation compacte finale suivante : S = E1 + E 2
5.2.4 Implémentation physique (additionneur 1 bit)
Une fois l'équation obtenue, nous pouvons dessiner le schéma électrique du circuit,
composé de 2 portes OU EXCLUSIF, 3 portes ET et deux portes OU :
Figure 13 : Implémentation physique de l'additionneur complet 1 bit en portes

élémentaires.
L'implémentation ci-dessus a deux inconvénients majeurs :
• Plusieurs types de portes sont nécessaires
• Le nombre de portes utilisées n'est pas minimal (donc délais plus grand)
En utilisant exclusivement des portes NON-ET, nous obtenons la solution :
Figure 14 : Implémentation de l'additionneur complet en portes NON-ET.
129
5.3 Blocs combinatoires

5.3.1 Aiguilleurs
Pour aiguiller les signaux numériques, des multiplexeurs (ou démultiplexeurs pour la
fonction inverse) sont utilisés. Un multiplexeur permet de sélectionner un signal parmi N –à
l'aide d'une adresse de sélection- et de la connecter sur la sortie.
La figure ci-dessous donne un exemple pour un multiplexeur 4 vers 1 (4 entrées vers 1
sortie). Deux entrées de sélection sel1, sel0 sont alors nécessaires.
Figure 15 : Symbole du multiplexeur 4 vers 1.
Nous obtenons la table de vérité simplifiée :
sel1 sel0 S
00 S=A
01 S=B
10 S=C
11 S=D
Table de vérité simplifiée du multiplexeur 4 vers 1.
5.3.2 Additionneur et soustracteur N bits
Additionneur N bits
En connectant plusieurs additionneurs 1 bit, nous pouvons obtenir un additionneur N

bits. Nous observons que le résultat ne sera obtenu qu'après la propagation des signaux de
retenue (C vers Co) à travers tous les additionneurs 1 bit. Cette structure est simple, mais
n'est pas la plus rapide (cf. figure ci-dessous). Elle a pour avantage d'être facilement scalable
c'est à dire que le passage d'un additionneur N bits à un additionneur (N+1)bits se fait
simplement par l'adjonction d'un additionneur 1bit. Il existe d'autres architectures (moins
facilement scalables) qui permettent d'accélérer les propagations de retenue (anticipation,
saut, pré-calcul, ...).
130
Figure 16 : Additionneur N bits obtenu par la mise en cascade de N additionneurs 1 bits.
Soustracteur N bits
Pour faire un soustracteur S=A-B, il faut faire S=A+ B +1 (voir codage des nombres signés).
En utilisant des inverseurs sur les entrées BN ... B0 et en forçant "1" sur la retenue entrante
C, nous effectuons bien A+ B +1.
A l'aide de multiplexeurs 2 vers 1, il est possible de concevoir un
additionneur/soustracteur, donc le signal de configuration M détermine l'opération à
effectuer.
Figure 17 : Exemple d'additionneur/soustracteur 2 bits.
131
6 La logique séquentielle
6.1 Définitions
Un système est dit séquentiel, lorsque la ou les sorties, à un instant donné (t),
dépendent :
• de la combinaison des entrées à l'instant (t), et
• de l'état qu'avaient les sorties à l'instant (t-1)
Le schéma bloc de la figure 1 représente un circuit séquentiel comme un circuit

composé d'un élément de mémorisation et d'une partie de logique combinatoire.
Figure 1: Schéma bloc d'un circuit séquentiel.
Ainsi le fonctionnement d'un système séquentiel passe par une séquence d'états.
Cette notion de séquencement impose donc que le système doit posséder des éléments de
mémorisation. Selon l'état dans lequel se trouve le système, les sorties peuvent être
différents pour un même ensemble d'entrées. Il n'est donc pas possible de représenter le
système directement par un tableau de vérité ou de Karnaugh car il y aurait plusieurs états
possibles dans une même case. Cette approche ne devient possible que lorsque l'on intègre
la notion d'états dans ces tableaux.
On distingue les circuits séquentiels asynchrones pour lesquels il n'existe pas de
référence de temps (c'est à dire que l'action des entrées est prise en compte dès leur
changement d'état et il n'y a que le retard intrinsèque des portes logiques qui intervient),
des circuits synchrones pour lesquels on applique un signal spécial synchronisant que l'on
appelle une horloge (ici, les entrées sont insensibles aux signaux qui leur sont appliqués sauf
pendant un court intervalle de temps déterminé par ce signal d'horloge) – cf Figure 1a.
132
Q(n)
Logique
m p
E combinatoire
p
Q(n+1) mémoire Q(n)
ck
signal carré synchronisant
= horloge ou clock
Figure 1a: Schéma bloc d'un circuit séquentiel synchrone.
Dans un circuit séquentiel qui est dans un état St-1, une modification des entrées peut
faire passer le circuit dans un nouvel état St (on parle de transition de St-1 vers St). Ce
changement s'effectuera après une durée déterminée par une constante de temps (pour les
systèmes asynchrones) ou par l'horloge (pour les systèmes synchrones). L'état du système
comprend l'ensemble des variables en mémoire. Ce concept sera précisé par la suite.
6.2 Bascules
Une bascule est un circuit électronique réalisant la fonction de mémorisation. Elles
représentent la brique de base de tout circuit séquentiel. Plusieurs bascules existent, dont la
bascule SR, la bascule D et la bascule JK.
6.2.1 Bascule RS
La bascule RS se compose de deux portes logiques NOR ou de deux portes logiques
NAND dont les sorties sont rétro-couplées sur les entrées. Les sorties Q et Q représentent
deux sorties complémentaires (Q est l'inverse de Q), S (Set) permet la mise à 1 de Q, et R
(Reset) permet la mise à 0 de Q.
Dans la structure à base de portes NOR (figure 2) :
- Mise à 0 : R=1, S=0. Lorsque R vaut 1, Q vaut 0 quelle que soit la valeur de l'autre entrée
sur la porte NOR. S valant 0, la sortie de l'autre porte NOR Q vaudra 1.
- Mise à 1 : R=0, S=1. Lorsque S vaut 1, Q vaut 0 quelle que soit la valeur de l'autre entrée
sur la porte NOR. R valant 0, la sortie de l'autre porte NOR Q vaudra 1.
- Mémorisation : R=0, S=0. Comme une porte NOR avec l'une des entrées à zéro est
équivalent à une fonction d'inversion, Q vaudra l'inverse de Q, et Q vaudra l'inverse de Q.
La bascule est dans un état stable, imposé par la dernière opération (mise à 0 ou mise à
1).
- Etat interdit : R=1, S=1. Dans cet état, Q=Q=0. Cet état est possible électriquement, mais
la complémentarité des sorties Q et Q n'est plus assurée (cela peut poser des problèmes
pour les portes logiques en aval de la bascule), donc il n’est pas admis du point de vue
logique.
R Q
S !Q
133
Figure 2: Bascule RS en porte NOR.
Dans la structure à base de portes NAND (cf. figure 3), les entrées S et R sont
complémentées en S et R, qui sont donc des signaux actifs à l'état bas. Cela signifie que pour
une activation de l'opération set (mise à 1), S=0 ; et pour une activation de l'opération reset
(mise à 0), R=0. Le fonctionnement est le suivant :
- Mise à 0 : R=0, S=1. Lorsque R vaut 0, Q vaut 1 quelle que soit la valeur de l'autre entrée
sur la porte NAND. S valant 1, la sortie de l'autre porte NAND Q vaudra 0.
- Mise à 1 : R=1, S=0. Lorsque S vaut 0, Q vaut 1 quelle que soit la valeur de l'autre entrée
sur la porte NAND. R valant 1, la sortie de l'autre porte NAND Q vaudra 0.
- Mémorisation : R =1, S =1. Comme une porte NAND avec l'une des entrées à 1 est
équivalent à une fonction d'inversion, Q vaudra l'inverse de Q, et Q vaudra l'inverse de Q.
La bascule est dans un état stable, imposé par la dernière opération (mise à 0 ou mise à
1).
- Etat interdit : R=0, S =0. Dans cet état, Q=Q=1. Cet état est possible électriquement, mais
la complémentarité des sorties Q et Q n'est plus assurée (cela peut poser des problèmes
pour les portes logiques en aval de la bascule), donc il n’est pas admis du point de vue
logique.
Figure 3: Porte 𝑅𝑆 en bascule NAND.
Dans l’exemple de chronogramme donné en figure 4, les opérations de set, reset et

mémorisation sont indiquées pour une structure de type NOR, avec passage par l'état
interdit.
état initial : état interdit :
R valeur indéterminée Q=!Q
Q X
!Q X
S Mem RM S I S Mem
Figure 4: Chronogramme d'une bascule RS.
Qn est fonction de l'état précédent de Q ! (ou Qn-1) pour la combinaison (R=0, S=0). Le
passage de S de l'état 0 à l'état 1 met Q à 1 ; le retour à 0 ne change pas la valeur de Q
(mémorisation) ; Q et Q sont complémentaires. Le passage de l'état 0 à l'état 1 de R met Q à
1 et Q à 0 ; le retour à 0 ne change pas la valeur de Q (mémorisation) ; Q et Q sont
complémentaires. L'état S=1, R=1 est interdit (à éviter) car Q et Q ne sont plus
134
complémentaires : cette combinaison ne doit pas être utilisée.

Le fonctionnement peut être résumé par le tableau 1, où Qn-1 représente l'état
antérieur, et Qn l'état présent.
S R Qn 𝐐𝒏
0 0 Qn-1 Q !!!
0 1 0 1
1 0 1 0
1 1 interdit (=0=Q) interdit (=0=Q)
Tableau 1: Tableau de vérité de la bascule RS.
6.2.2 Verrou-D (D-latch)
Pour contrôler les changements d'état par rapport à un signal indépendant et

synchronisant (l'horloge), on rajoutera à la structure de base un étage supplémentaire en
amont pour générer les signaux aux entrées des portes NOR. Ainsi la structure devient celle
de la figure 5 :
Figure 5: Bascule RS à activation.
Si l'on appelle les signaux internes aux entrées des portes NOR R' (=R.E) et S' (=S.E), le
fonctionnement décrit précédemment pour la structure NOR sera atteint lorsque E=1. Si
E=0, les signaux R'=S'=0 et la bascule est en mode mémorisation (Qn=Qn-1). On obtient la
tableau 2.
E S R Qn 𝐐𝒏
0 X X Qn-1 Q !!!
1 0 0 Qn-1 Q !!!
1 0 1 0 1
1 1 0 1 0
1 1 1 interdit (=0=Q) interdit (=0=Q)
Tableau 2: Tableau de vérité bascule RS à activation.
Cette structure est appelée un latch (ou verrou) et fonctionne selon l'état (0 ou 1) du
signal de contrôle E (Enable). Elle est communément utilisée dans la configuration D-latch,
où la donnée D remplacera les signaux R (=D) et S (=D) tel que R'=D.E et S'=D.E (cf. figure 6).
135
Figure 6: Verrou D.
Il est à noter que la configuration interdite est implicitement éliminée de cette

structure comme R' et S', lorsqu'elles ne valent pas 0, sont en fonction des valeurs
complémentées de D.
Dans un souci de minimisation du nombre de transistors (en logique CMOS, une
porte ET est constituée en fait d'une porte NAND suivie d'une porte inverseuse, soit 6
transistors). La structure réelle est celle de la figure 7.
Figure 7: Structure réelle d'un verrou D.
Ici, l'étage de sortie est la structure à base de NAND. Ainsi, si l'on se réfère à la
structure de la bascule RS à base de portes NAND, les signaux internes S′ = D. E et
R! = (D. E). 𝐸 = D. 𝐸 , tel que S'=D.E et R'= D. E dans la structure précédente (cf. tableau 3).
E D S′ R′ Qn Q!
0 X X X Qn-1 Q !!!
1 0 1 0 0 1
1 1 0 1 1 0
Tableau 3: Tableau de vérité d'un verrou D.
Un exemple d'utilisation est donné dans le chronogramme de la figure 8. Ici, le signal

E est remplacé par un signal horloge (C, comme Clock). On peut constater que lorsque C=0,
la sortie Q maintient la valeur établie lorsque C est passé de 1 à 0, et que lorsque C=1, la
sortie Q suit l'entrée D. On dit du verrou dans ce cas qu'il est transparent ou passant.
136
Figure 8: Chronogramme classique d'un verrou-D.
Le symbole qui représentera le D-latch est celui de la figure 9.
Figure 9: Symbole du verrou-D.
137
6.2.3 Bascule-D (flip-flop)
La transparence du verrou posera des problèmes si on l'utilise comme élément de

mémorisation dans des systèmes synchrones. En effet, le système synchrone avancera parmi
ses états en fonction de la période de l'horloge – il doit donc exister un évènement du signal
synchronisant qui déclenchera la transition et non pas un état de ce même signal. Ainsi la
bascule-D ne sera pas transparent comme le D-latch pendant la moitié de la période de
l'horloge, mais fonctionnera sur un front de l'horloge (un instant précis). Ainsi pour une
application de mémorisation, le signal d'horloge permet d'autoriser la prise en compte des
entrées à un instant donné (front montant ou front descendant). Il devient ainsi possible de
reboucler la sortie de la bascule à son entrée (en général à travers de la logique
combinatoire comme illustré dans le principe général de la logique séquentielle en début de
ce chapitre).
Une bascule-D est constituée généralement de deux verrous synchronisés par un
même signal d'horloge mais en opposition de phase. Dans le schéma figure 10, les verrous L1
et L2 sont identiques (noter que l'entrée G, ou Gate, représente l'entrée de contrôle E). Dans
le fonctionnement illustré, le verrou L1 sera transparent sur l'état 0 de CLK, et la sortie L1
suit ainsi la valeur de D entre le front descendant de CLK et le front montant. Le verrou L2
sera transparent sur l'état 1 de CLK, et la sortie Q suit donc la sortie de L1 entre le front
montant de CLK et le front descendant. Or, comme le verrou L1 est en état de mémorisation
lorsque CLK=1, la sortie sera stable. Il s'agit d'une bascule-D qui fonctionne sur front
montant, car l'échantillonnage de D sur L1 s'effectue sur le front montant (lorsque L1 passe
de l'état transparent à l'état de mémorisation).
D D Q D Q Q
C !Q C !Q !Q
CK
Figure 10: Chronogramme du fonctionnement de la bascule D
Le tableau 4 montre la dépendance de la sortie Q sur l'évènement du front montant
138
de l'horloge CLK. Il est à noter que la bascule D peut également fonctionner sur front
descendant en transmettant CLK non inversé à L1 et CLK inversé à L2.
CLK D Qn Q !
↑ 0 0 1
↑ 1 1 0
0, 1, ↓ X Qn-1 Q !!!
Tableau 4: Tableau de vérité de la bascule D synchrone sur front montant.
6.2.4 Bascule JK
La bascule JK est une bascule universelle dont la structure est donnée figure 11. Elle
se comporte comme une bascule typique, sans l'ambiguïté pour la combinaison 1-1 (l'état
interdit dans la bascule RS). En effet, pour cette combinaison, il y a inversion des sorties.
Figure 11: Structure d'une bascule JK.
Dans cette structure, le dernier étage est identique à la bascule RS à base de portes
NAND, commandé par les signaux internes S et R. Le fonctionnement peut ainsi s'expliquer
en générant les équations booléennes de S et R en fonction de J, K, CLK et Q :
S = ( Q n−1.J .CLK )
R = (Q n−1.K .CLK )
Ainsi on peut considérer, pour l'état CLK=1 (il s'agit donc d'une structure de type
verrou, transparent dans cet état), que
S = Qn −1 si J = 1
= 1 si J = 0
R = Q n −1 si K = 1
= 1 si K = 0
On peut établir le tableau de vérité (tableau 5).
139
CLK J K S R Qn Q ! Fonction
0 X X 1 1 Qn-1 !!!
Q Mémorisation
1 0 0 1 1 Qn-1 Q !!! Mémorisation
1 0 1 1 Q !!! 0 1 Mise à 0
1 1 0 Qn-1 1 1 0 Mise à 1
1 1 1 Qn-1 Q !!! Q !!! Qn-1 Toggle (inversion)
Tableau 5: Tableau de vérité de la bascule JK.
Pour la combinaison J=0 K=1, R=Q !!! . La sortie Qn sera égale à 0 dans tous les cas car
si Qn-1=0, 𝑅=1 et l'état est maintenu ; et si Qn-1=1, 𝑅=0 et la sortie Q est mise à zéro.
Pour la combinaison J=1 K=0, S=Qn-1. La sortie Qn sera égale à 1 dans tous les cas car si
Qn-1=1, 𝑆=1 et l'état est maintenu ; et si Qn-1=0, 𝑆=0 et la sortie Q est mise à un.
Pour la combinaison J=1 K=1, S=Qn-1 et R=𝑄!!! . La sortie Qn sera inversée par rapport
à sa valeur précédente. En effet, si Qn-1=0, 𝑆=0 et 𝑅=1 et la sortie Q est mise à un (Qn=1). Si
Qn-1=1, 𝑆=1 et 𝑅=0 et la sortie Q est mise à zéro (Qn=0). La deuxième sortie respecte la
complémentarité.
Il est également possible d'effectuer l'analyse des combinaisons des entrées JK pour
les transitions voulues de la sortie Q, de l'état antérieur Qn-1 vers l'état présent Qn (tableau
6).
Qn-1 Qn J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tableau 6: Tableau de transitions de la bascule JK.
Pour la transition Qn-1=0 → Qn=0, il s'agit de la mémorisation (𝑅=1, 𝑆=1). Pour obtenir
𝑅=1, lorsque Qn-1=0 et CLK=1, K=X. Pour obtenir 𝑆=1, lorsque 𝑄!!! =1 et CLK=1, J=0.
Pour la transition Qn-1=0 → Qn=1, il s'agit de la mise à un (𝑅=1, 𝑆=0). Pour obtenir
𝑅=1, lorsque 𝑄!!! =0 et CLK=1, K=X. Pour obtenir 𝑆=0, lorsque 𝑄!!! =1 et CLK=1, J=1.
Pour la transition Qn-1=1 → Qn=0, il s'agit de la mise à zéro (𝑅=0, 𝑆=1). Pour obtenir
𝑅=0, lorsque Qn-1=1 et CLK=1, K=1. Pour obtenir 𝑆=1, lorsque 𝑄!!! =0 et CLK=1, J=X.
Pour la transition Qn-1=1 → Qn=1, il s'agit de la mémorisation (𝑅=1, 𝑆=1). Pour obtenir
𝑅=1, lorsque Qn-1=1 et CLK=1, K=0. Pour obtenir 𝑆=1, lorsque 𝑄!!! =0 et CLK=1, J=X.
Il est à noter que la bascule JK expliquée ici fonctionne sur état de CLK. Il existe bien
140
évidemment une structure qui fonctionne sur front de l'horloge, au même titre que la
bascule-D par rapport au D-latch.
Le symbole qui représentera la bascule JK est le suivant :
Figure 12: Symbole de la bascule JK.
6.3 Fonctions complexes

6.3.1 Compteurs
Les compteurs, décompteurs et diviseurs (synchrones ou asynchrones) sont des cas
spécifiques (et très utilisés) de systèmes séquentiels. En effet, ces circuits doivent générer
des séquences de nombres, et comporteront autant d'états que de nombres qu'ils peuvent
générer en sortie. Le cas le plus fréquent est le compteur modulo N=2n, où le circuit compte
de 0 jusqu'à N-1, et n représente le nombre de bits (et de bascules). Par exemple un
compteur binaire 8 bits est aussi un compteur modulo 256, soit 256 étapes de 0 à 255.
La démarche générale pour construire un tel système est la suivante :

• identifier les états et d'y affecter un code tel que chaque état possède un code unique.
Dans le cas des compteurs / décompteurs / séquenceurs, les combinaisons des sorties
sont intrinsèquement uniques et peuvent donc servir comme code d'état. Dans le cas où
les sorties ne possèdent pas de valeur unique pour chaque état, il est nécessaire
d'utiliser des codes spécifiques internes.
• identifier la séquence des états, ainsi que les conditions nécessaires pour effectuer les
transitions entre les états.
• traduire ces conditions en logique combinatoire booléenne pour piloter les entrées de
chaque bascule (qui représentent la partie "mémoire" du système).
Ainsi, connaissant l'état à l'instant n, il est nécessaire d'être capable de déclencher

l'état n+1 attendu. L'état antérieur devient donc une entrée du système.
Prenons l'exemple d'un compteur modulo 4 (2 bits). La séquence attendue est

représentée dans le tableau d'états (ou tableau de comptage) tableau 7 et dans le
chronogramme de fonctionnement figure 13:
Etat / Sortie Q1 Q0
0 0 0
1 0 1
141
2 1 0
3 1 1
Tableau 7 : Tableau d'états du compteur modulo 4
CK
RAZ
Q0 X
Q1 X
Q1Q0è XX 00 01 10 11 00
0 1 2 3 0
Figure 13: Chronogramme de fonctionnement du compteur modulo-4
Figure 13a: Structure générale d'un séquenceur d'état 2 bits.
Dans le schéma général de la figure 13a, les sorties Q1(n) Q0(n) de l'état présent sont
interprétées par un bloc de logique booléenne afin de générer les nouvelles entrées E1(n+1)
E0(n+1) des bascules leur permettant de générer les sorties Q1(n+1) Q0(n+1) de l'état futur. La
valeur des entrées doit correspondre au type des bascules (D pour les bascules D, J et K pour
les bascules JK).
Comme indiqué en début de ce chapitre, il existe deux types de circuits séquentiels –
synchrones et asynchrones.
Les compteurs et décompteurs asynchrones utilisent le principe des diviseurs de
fréquence par 2 (où la sortie de la bascule générant le bit de poids inférieur sert également
comme signal d'horloge pour la bascule qui suit), montés en cascade. Les bascules doivent
ainsi réaliser la fonction "toggle" (ou commutation) – pour une bascule-D, cela signifie que
l'entrée D de chaque bascule sera reliée à la sortie de la même bascule 𝑄 ; pour une bascule
JK, cela signifie que les entrées J et K de chaque bascule seront reliées à 1.
Les principaux inconvénients des (dé)compteurs asynchrones (présence d'états
indésirables, lenteur) proviennent de l'asynchronisme. L'horloge n'est appliquée qu'à la
première bascule (générant le bit de poids le plus faible). Ainsi, il ne peut y avoir de
142
transitions simultanées sur l'ensemble des sorties. Des états indésirables apparaissent
pendant le temps de propagation total de l'information de l'horloge à la dernière sortie. Ce
temps de propagation maximal correspond à n.tp (n étant le nombre de bascules, et tp étant
le temps de propagation (tpLH ou tpHL) d'une bascule. On ne peut donc pas les utiliser à des
fréquences élevées.
Les compteurs et décompteurs synchrones éliminent l'accumulation des temps de
propagation des bascules, en utilisant le même signal d'horloge pour toutes les entrées
d'horloge des bascules. Ils peuvent être réalisés à l'aide de bascules D ou JK. Les entrées des
bascules sont alors appelées report (retenue). Lorsque la retenue est active, la bascule
changera d'état au prochain front d'horloge.
Pour la réalisation en bascules D, le tableau des transitions est donnée dans la

tableau 8.
Etat (n) Q1(n) Q0(n) Etat (n+1) Q1(n+1) Q0(n+1) D1 D0

0 0 0 1 0 1 0 1
1 0 1 2 1 0 1 0
2 1 0 3 1 1 1 1
3 1 1 0 0 0 0 0
Tableau 8: Tableau de transition en bascule D.
Il est ainsi possible d'écrire les équations logiques booléennes permettant de générer D1 et
D0 :
D0 = Q0( n )
D1 = Q1( n ) ⊕ Q0( n )
Soit la réalisation physique de la figure 14.

Q0 Q1
D Q D Q
C !Q C !Q
CK
Figure 14: Réalisation physique du compteur modulo-4 (2-bits)
Pour la réalisation en bascules JK, le tableau des transitions est donnée dans la
tableau 9.
143
Etat / Sortie Q1(n) Q0(n) Q1(n+1) Q0(n+1) J1 K1 J0 K0

0 0 0 0 1 0 X 1 X
1 0 1 1 0 1 X X 1
2 1 0 1 1 X 0 1 X
3 1 1 0 0 X 1 X 1
Tableau 9: Tableau de transition en bascule JK.
Il est ainsi possible d'écrire les équations logiques booléennes permettant de générer
J1K1 et J0K0 :
J0 = 1
K0 = 1
J1 = Q0( n )
K1 = Q0( n )
Afin de réaliser des compteurs modulo-x, où x représente un nombre quelconque, la

même démarche s'applique. Par exemple, pour un compteur modulo-10 :
• On définit le nombre d'états = 10
• On définit le nombre de bits nécessaires (4) pour représenter les 10 états. En effet,
23<10<24 et 4 bits (et bascules) sont nécessaires. Les 6 états superflus ne seront pas
utilisés dans le compteur.
• On établit le tableau des états, en commençant par les états n (de 0 à 9) et les codages
Q3-Q0 associés. Puis l'on établit les états n+1 pour chaque état n (par exemple, pour un
état n de 1, l'état suivant n+1 sera de 2), et les codages Q3-Q0 associés.
• Pour une réalisation en bascules D, les sorties Q(n+1) sont directement les entrées D(n) de
la même bascule.
Etat (n) Q3(n) Q2(n) Q1(n) Q0(n) Etat (n+1) Q3(n+1) Q2(n+1) Q1(n+1) Q0(n+1)
=D3(n) =D2(n) =D1(n) =D0(n)
0 0 0 0 0 1 0 0 0 1
1 0 0 0 1 2 0 0 1 0
2 0 0 1 0 3 0 0 1 1
3 0 0 1 1 4 0 1 0 0
4 0 1 0 0 5 0 1 0 1
5 0 1 0 1 6 0 1 1 0
6 0 1 1 0 7 0 1 1 1
7 0 1 1 1 8 1 0 0 0
8 1 0 0 0 9 1 0 0 1
9 1 0 0 1 0 0 0 0 0
Tableau 9a: Tableau de transition du compteur modulo-10 en bascule D
• Afin d'établir les relations combinatoires pour les entrées Dx(n), on procède à
l'établissement des tableaux de Karnaugh :
144
D0 Q1Q0 D1 Q1Q0
00 01 11 10 00 01 11 10
Q3Q2 00 1 0 0 1 00 0 1 0 1
Q3Q2
01 1 0 0 1 01 0 1 0 1
11 X X X X 11 X X X X
10 1 0 X X 10 0 0 X X
D0 = Q0 (
D1 = Q3 Q1 ⊕ Q0 )
D2 Q1Q0 D3 Q1Q0
00 01 11 10 00 01 11 10
00 0 0 1 0 00 0 0 0 0
Q3Q2
Q3Q2
01 1 1 0 1 01 0 0 1 0
11 X X X X 11 X X X X
10 0 0 X X 10 1 0 X X
(
D2 = Q2 Q1 + Q0 + Q2Q1Q0 ) D3 = Q3 Q1 Q0 + Q2Q1Q0
Tableau 9b: Tableaux de Karnaugh des entrées des bascules D du compteur modulo-10
• Enfin, on reprend le schéma général du séquenceur d'état (figure 13a) en l'étendant à 4

bits, et en réalisant les relations combinatoires pour générer les entrées des 4 bascules D
Logique combinatoire
D0(n) D1(n) D2(n) D3(n)
= = = =
Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3
(n+1) (n) (n+1) (n) (n+1) (n) (n+1) (n)
Q(n+1) Q(n)
D Q D Q D Q D Q
C !Q C !Q C !Q C !Q
CK
Mémoire
Figure 14b: Réalisation physique du compteur modulo-10
145
6.3.2 Registres
Un registre est un élément de mémorisation permettant de stocker (en général de

manière temporaire) une donnée de taille quelconque (supérieur à 1 bit). Il s'agit de
structures à base de bascules-D mises en parallèle (voir figure 15).
CK D[n-1:0]
D[n-1] Q[n-1]
D Q
C !Q
D[n-2] Q[n-2]
D Q
C !Q
D[n-3] Q[n-3]
D Q
C !Q
D[0] Q[0]
D Q
C !Q
Q[n-1:0]
Figure 15: Structure d'un registre

Dans cette structure, un seul signal d'horloge est utilisé pour synchroniser l'ensemble
des bascules-D. Un bus d'entrée D, comportant n connexions d'un bit, délivre les bits
individuels constituant la donnée à stocker dans chaque bascule. La donnée est
échantillonnée sur le front montant de l'horloge pour être stockée dans le registre ; un bus
de sortie Q, comportant le même nombre de connexions d'un bit, rend disponible la donnée
qui a été stockée, synchronisée sur le front de l'horloge. Moyennant les ressources
matérielles, cette structure peut être étendue à un nombre très élevé de bits.
Cependant, cette structure ne peut servir que comme "tampon" pour les données –
toute donnée D arrivant sur le bus est copiée sur le front montant suivant sur la sortie Q. Il
n'y a aucun moyen de contrôler le stockage des données. Afin de rendre possible le contrôle
sur le chargement des données, et ainsi permettre l'isolation des ressources de
mémorisation du bus d'entrée, il est possible d'utiliser la structure illustrée figure 16.
146
Figure 16: Structure d'un registre à préchargement.
Ici, un multiplexeur, contrôlé par le signal externe LD (LoaD), est utilisé soit pour
connecter le bus d'entrée aux entrées des bascules (fonction de chargement), soit pour
isoler des bascules du bus et maintenir la donnée stockée dans le registre (fonction de
mémorisation).
6.4 Généralisation : machines d'états

Les machines d'états permettent de décrire des systèmes séquentiels dont
l'évolution est plus complexe que les compteurs ou les registres. En effet, dans le schéma
général d'un système séquentiel figure 17, et d'après la définition donnée en début de ce
chapitre, la sortie du système est fonction des entrées et de son état précédent. Les
systèmes séquentiels que nous avons étudiés jusqu'à présent (compteurs) n'avaient pas
d'entrées permettant d'intervenir sur la séquence ou sur l'état des sorties.
Q(n)
Q(n+1) = f(E, Q(n))
Logique
m p
E combinatoire
p
Q(n+1) mémoire Q(n)
ck
Figure 17: Structure générale d'une machine séquentielle

Le formalisme des machines d'états se retrouve dans des applications diverses :
circuits numériques, automatismes industriels, processeurs ou microcontrôleurs,
programmes informatiques … et plus largement, dans les applications telles que les
ascenseurs, les feux de circulation, les distributeurs automatiques, les parseurs linguistiques,
les protocoles de communication.
147
6.4.1 Diagrammes d'états
Afin de concevoir ces machines d'états, il est utile de recourir à l'établissement de

diagrammes d'états. En effet, toute l’information présente dans un tableau d’état peut être
représentée sous forme graphique par un diagramme d’état, et vice versa. Un diagramme
d’état ne contient pas plus d’information qu’un tableau d’état mais facilite la compréhension
du comportement du circuit.
Dans un diagramme d’état :

• les états sont identifiés par des cercles, avec leur nom et/ou leur code binaire associé
écrit dans le cercle
• les transitions entre les états sont identifiées par des flèches entre les cercles
• les conditions pour toute transition (c'est à dire les valeurs nécessaires de variables
d’entrée) sont placées à côté des flèches de transition
Pour réaliser les machines d'états, qu'ils soient d'ailleurs en matériel ou en logiciel, il
existe deux architectures différentes : la machine de Moore et la machine de Mealy.
L'impact sur le diagramme d'états est le suivant :
• pour les machines de Moore (les sorties ne dépendent que de l’état présent), la valeur
des signaux de sortie est placée à l’intérieur des cercles
Transition 1è2
E=condition 1
Q=Etat 1 / Q=Etat 2 /
S=Sortie 1 S=Sortie 2
Transition 2è1
E=condition 2
Figure 18a: Diagramme d'états pour une machine de Moore
• pour les machines de Mealy (les sorties dépendent de l’état présent et des entrées), la
valeur des signaux de sortie est placée à côté des flèches de transition - on les sépare des
conditions de transition par une barre oblique
Transition 1è2
E=condition 1 / S=sortie 1
Q=Etat 1 Q=Etat 2
Transition 2è1
E=condition 2 / S=sortie 2
Figure 18b: Diagramme d'états pour une machine de Mealy
148
6.4.2 Machine de Moore
Dans une machine de Moore, les sorties S dépendent de l’état présent Q(n) : les
sorties changent de manière synchrone sur un front d’horloge et il n’y a pas de connexion
directe entre les entrées E et les sorties S. L’état futur Q(n+1) dépend des entrées E et de l’état
présent Q(n).
Q(n) Q(n) p
logique
m p
E combinatoire
logique r
mémoire S
ck Q(n+1) combinatoire
Figure 19a: Structure générale d'une machine de Moore
Un exemple de machine séquentielle est un détecteur de séquence. Ici, nous

cherchons à détecter la séquence 1-0. Cette détection ne peut évidemment pas se faire avec
un circuit purement combinatoire, car il faut mémoriser le passage du 1 avant le passage du
0.
On procède par l'établissement du diagramme d'états :
E=0
E=1 E=0
État 0 Etat 1 Etat 2
S=0 S=0 S=1
E=1 E=1
E=0
Figure 19b: Diagramme d'état pour un détecteur de séquence 1-0 en machine de Moore
• l'état 0 correspond à l'état initial du système, ou l'état lorsqu'aucun élément de la

séquence n'a été détecté. Dans la machine de Moore, la sortie associée à cet état est
égale à 0. Les deux états possibles de l'entrée E sont E=0 ou E=1. Si E=0, aucun élément
de la séquence n'a encore été détecté et le système reste dans l'état 0. Si E=1, le premier
élément de la séquence a été détecté et le système passe à l'état 1.
• Dans l'état 1, on a détecté le premier élément de la séquence. L'état de la sortie est
toujours à 0 car on attend le deuxième élément de la séquence. Si E=0, le deuxième
élément de la séquence a été détecté et le système passe à l'état 2. Si E=1, il s'agit
encore du premier élément de la séquence et le système reste dans l'état 1.
• Enfin, l'état 2 correspond à la détection des deux éléments de la séquence. La sortie vaut
1. Si E=0, le système retournera à l'état 0 ; si E=1, le premier élément de la séquence a
été détecté et le système retournera à l'état 1.
Le nombre d'états N définit le nombre de bascules nécessaires à la machine (log2(N)).

Ici, il faudra 2 bascules pour représenter les 3 états du système. Le diagramme d'états
permet l'établissement du tableau des états comme vu précédemment. On commence par
149
les états n (de 0 à 2), les codages Q1-Q0 associés et l'entrée E. Chaque combinaison utilisée
doit être décrite, ce qui nécessite six lignes du tableau. Puis l'on établit les états n+1 pour
chaque état n, les codages Q1-Q0 associés et la valeur de la sortie S. Comme pour l'exemple
précédent du compteur, pour une réalisation en bascules D, les sorties Q(n+1) sont
directement les entrées D(n) de la même bascule.
Etat (n) Q1(n) Q0(n) E Etat (n+1) Q1(n+1) Q0(n+1) S

=D1(n) =D0(n)
0 0 0 0 0 0 0 0
0 0 0 1 1 0 1 0
1 0 1 0 2 1 0 0
1 0 1 1 1 0 1 0
2 1 0 0 0 0 0 1
2 1 0 1 1 0 1 1
Tableau 10: Tableau des états pour le détecteur de séquence 1-0 en machine de Moore
Une analyse habituelle par tables de Karnaugh permet d'établir les équations
combinatoires définissant les entrées des bascules ainsi que la sortie :
D1 = Q1Q0 E
D0 = E
S = Q1 Q0
Et il en résulte le schéma suivant :
Q1Q0(n) Q1Q0(n) 2
D1 = Q1Q0 E
2
E D0 = E
D1D0(n)= Bascules
ck Q1Q0(n+1) D
S = Q1 Q0 S
Figure 20: Schéma du détecteur de séquence 1-0 en machine de Moore
6.4.3 Machine de Mealy

Dans une machine de Mealy, les sorties S dépendent de l’état présent Q(n) et des
entrées E : les sorties changent de manière asynchrone en raison de la connexion directe
entrée-sortie. L’état futur Q(n+1) dépend des entrées E et de l’état présent Q(n).
150
Q(n) Q(n) p
logique
m p
E combinatoire
mémoire
ck Q(n+1) logique r
S
combinatoire
Figure 21a: Structure générale d'une machine de Mealy
Pour la réalisation du détecteur de séquence 1-0, on procède par l'établissement du

diagramme d'états :
E=1 / S=0 E=1

E=0
/ /
S=0 S=0
État 0 Etat 1
E=0 / S=1
Figure 21b: Diagramme d'état pour un détecteur de séquence 1-0 en machine de Moore
Ici on notera que comme les sorties dépendent des états et des entrées, elles sont
donc associées aux transitions (combinaison d’un état et d’une condition sur les entrées) et
changent de manière asynchrone. Il s'agit là de la différence fondamentale entre les
machines Moore et Mealy et représente la conséquence directe de l'arrivée des entrées E
sur la logique combinatoire permettant de générer les sorties S.
En ce qui concerne le détecteur de séquence, il n'existe que deux états :

• l'état 0 correspond à l'état initial du système, ou l'état lorsqu'aucun élément de la
séquence n'a été détecté. Si E=0, aucun élément de la séquence n'a encore été détecté
et le système reste dans l'état 0. La transition état 0 – état 0 est accompagnée par une
sortie égale à 0. Si E=1, le premier élément de la séquence a été détecté et le système
passe à l'état 1, accompagné par une sortie toujours égale à 0.
• Dans l'état 1, on attend le deuxième élément de la séquence. Si E=0, le deuxième
élément de la séquence a été détecté et le système retourne à l'état 1 en activant la
sortie à 1. Si E=1, il s'agit encore du premier élément de la séquence et le système reste
dans l'état 1 en attendant le deuxième élément, avec la sortie toujours à 0.
Ici, il faudra une seule bascule pour représenter les 2 états du système. Le diagramme
d'états permet l'établissement du tableau des états comme vu précédemment. On
commence par les états n (de 0 à 1), le codage Q0 associé et l'entrée E. Puis l'on établit les
états n+1 pour chaque état n, le codage Q0 associé et la valeur de la sortie S.
151
Etat (n) Q0(n) E Etat Q0(n+1) S

(n+1) =D0(n)
0 0 0 0 0 0
0 0 1 1 1 0
1 1 0 0 0 1
1 1 1 1 1 0
Tableau 11: Tableau des états pour le détecteur de séquence 1-0 en machine de Mealy
Une analyse habituelle par tables de Karnaugh permet d'établir les équations
combinatoires définissant les entrées des bascules ainsi que la sortie :
D0 = E
S = Q0 E
6.4.3 Comparaison
Les machines de Moore et de Mealy peuvent être fonctionnellement équivalentes.

Cependant, comme nous avons pu voir dans l'exemple donné, la machine de Mealy permet
une description plus complexe avec un nombre d’états réduit (2 états au lieu de 3 dans
l'exemple, ce qui permet de réduire le nombre d'éléments, et donc la surface occupée ainsi
que la consommation du circuit). La différence fondamentale réside dans le fait que la
machine de Mealy prend en compte immédiatement un changement en entrée, et donc un
temps de réponse réduit par rapport à son équivalent de Moore car la machine de Moore
n’a pas de chemin combinatoire liant l’entrée et la sortie et doit passer par des éléments
commandés par l'horloge synchronisant. Cela constitue par ailleurs l'avantage de la machine
de Moore par rapport à Mealy : les signaux de sortie sont garantis synchrones dans la
machine de Moore, alors que le chemin direct dans la machine de Mealy peut conduire à des
aléas de fonctionnement qu'il faudra alors gérer.
152
7 Architecture des microprocesseurs

7.1 Structure d'un ordinateur
Un ordinateur est une machine "universelle" capable d'exécuter un algorithme
quelconque. La plupart des ordinateurs repose sur le modèle suivant: ils sont composés d'un
processeur (Central Processing Unit en anglais, ou CPU, composée lui-même d'un cœur de
calcul associé à une unité de contrôle), d'une mémoire, d'entrées et de sorties. Ces
éléments sont reliés par un système d'interconnexion :
• La mémoire permet de stocker les données et les instructions. Chaque
emplacement mémoire possède une adresse unique et contient, par convention,
1 octet (8 bits).
• Les instructions commandent le fonctionnement du processeur via son unité de
contrôle et forment un programme décrivant un algorithme;
• Le système d'interconnexion repose sur un bus bidirectionnel permettant les
transferts des données et des instructions. Le bus contient un champ « adresse »
permettant d’identifier l’emplacement mémoire sélectionné pour un transfert et
un champ « données » permettant le transfert de la donnée vers/depuis
l’emplacement sélectionné. La taille du champ adresse définit la capacité de la
mémoire du processeur : pour une architecture 32 bits, le processeur peut
adresser 232 emplacements dans sa mémoire et à donc une capacité de stockage
de 4Go.
Bus d’adresses
Bus de données
Bus d’adresses Bus d’adresses
Bus de données Bus de données
Figure 1: Architectures Von Neumann et Harvard
153
La Figure 1 représente les deux principales architectures aujourd’hui utilisées :

• L’architecture Von Neumann dispose d’un seul système d’interconnexion reliant
le processeur à la mémoire. La mémoire contient donc les instructions et les
données. Dans cette architecture, les performances sont limitées car les
instructions et les données sont transférées séquentiellement. Exemples : Intel
x86, AMD, ARM.
• L’architecture Harvard sépare les instructions des données, ce qui permet de
réaliser les transferts en parallèle et donc d’augmenter les performances du
processeur. Cette architecture dispose de deux systèmes d’interconnexion, ce qui
augmente la complexité du processeur. Exemples : certains microcontrôleurs et
processeur de signal numérique (DSP).
La Figure 2 représente un exemple d’architecture de type Harvard. Ce processeur dispose de

8 emplacements mémoire (R0 à R7) et la taille des instructions est de 8 bits (cf. les ports s0 à
s7 issus du registre d’instructions). Ces ports permettent de générer des signaux électriques
de commande ; ils sont transmis i) à l'unité de calcul (Unité Arithmétique et Logique, ALU,
dans la figure) pour sélectionner l'opération à effectuer et ii) à la mémoire de données pour
sélectionner le sens des transferts (lecture / écriture). La séquence des signaux électriques
est définie par les instructions exécutées et qui sont stockées dans la mémoire
d’instructions.
S0
S1
S2
S0 e0
S3
S1 e1 S4
S2 e2 S5
S3 S6
Mémoire Data
S4 S7
Instructions
decodeur
@ S5 sel0 R0
S6 rw
S7 sel1 R1
Contrôleur
Mémoire + IR B[7..0] A[7..0] sel2 R2
op0 ALU
op1 data sel3 R3
op2 S[7..0]
sel4 R4
Rw sel5 R5
Write bus sel6 R6

3-state buffer
Clock sel7 R7
Figure 2: Exemple d'architecture de processeur suivant le modèle Harvard
154
7.2 Jeux d'instructions

Le jeu d'instructions décrit l'ensemble des opérations élémentaires que le
processeur peut exécuter. Il est l’interface entre le code « haut-niveau » écrit dans un
langage de programmation indépendant du processeur (par exemple le langage C ou C++) et
l’exécution du code « bas-niveau » spécifique au processeur cible (langage assembleur).
7.2.1 Compilation et assemblage

La compilation est le processus permettant de transformer un programme dans un
langage évolué vers un programme exécutable par un processeur. Le résultat de la
compilation est un programme sous la forme assembleur, au sein duquel chaque ligne
correspond à une opération élémentaire disponible dans le processeur. L’assemblage
permet de transformer le code assembleur en un code machine, c’est-à-dire un code binaire
directement exécutable par le processeur, et de le stocker dans la mémoire d’instructions.
La Figure 3 représente un exemple de compilation et d’assemblage du programme
« a = a + b » sur le processeur illustré dans la Figure 2. Dans ce programme, a et b sont des
variables que nous supposons stockées dans les emplacements R0 et R1 de la mémoire de
données du processeur. L’exécution de l’addition se déroule en trois cycles : 1) la donnée a
est transférée vers l’unité de calcul sans qu’aucun traitement ne soit réalisé (instruction
« LOAD R0 ») ; 2) la donnée b est transférée vers l’unité de calcul qui réalise en même temps
l’addition avec la donnée précédemment chargée (instruction « ADD R1 ») ; 3) Le résultat de
l’opération est transféré vers la mémoire de données (instruction « STORE R0 »). Le code
machine est ensuite obtenue et correspond à la suite d’instructions « B8, 89, 30 » en
hexadécimal (soit «1011 1000, 1000 1001, 0011 0000 » en binaire).
Langage évolué a=a+b
compilation
LOAD R0
Langage assembleur ADD R1
STORE R0
assemblage
(B8)16 = (1011 1000)2
Langage machine (89)16 = (1000 1001)2
(30)16 = (0011 0000)2
Figure 3: Compilation d'un programme dans un langage évolué vers un code machine
155
7.2.2 Structure des instructions

La taille de l’instruction (qui est de 8 bits dans l’architecture exemple) est importante
pour la complexité du processeur car elle détermine notamment :
• Le nombre et la taille des opérandes contenus dans une instruction ;
• la taille des adresses et donc l'espace mémoire adressable ;
• le nombre d’opérations élémentaires du processeur ;
La taille des instructions est contrainte par le coût : elle a un impact direct sur la taille
du bus d'interconnexion (nombre de fils), des registres et des unités de calcul.
Une instruction de taille N bits est composée de deux parties (Figure 4) : m bits
indiquent l’opération à effectuer (opcode) et N-m bits indiquent les opérandes de
l'instruction (les sources pour les emplacements des données à traiter et la destination pour
l’emplacement où le résultat doit être stocké).
Figure 4: décomposition d'une instruction
Le jeu d’instructions d’un processeur est construit à partir de sa structure interne et

des signaux de contrôle issus du registre d’instruction (le mot de contrôle). Les 8 signaux de
contrôle (s0 à s7) du processeur de la Figure 2 sont listés dans la Figure 5 :
• s2, s1 et s0 permettent de sélectionner un emplacement dans la mémoire (via le bus
d’adresse de la mémoire de données) ;
• s3 indique le sens du transfert sur le bus de données : 1 pour une lecture de la
mémoire (le contenu de l’emplacement mémoire sélectionné est transféré sur le
bus), 0 pour une écriture (la donnée sur le bus est stockée dans l’emplacement
mémoire sélectionné) ;
• s6, s5 et s4 permettent de sélectionner l’opération réalisée par l’unité de calcul. Les
opérandes sont les données à l’entrée A et B de l’ALU, et le résultat est stocké dans
Rw. A est la donnée présente sur le bus. Rb est la donnée stockée dans Rw.
• s7 permet de transférer le contenu de Rw sur le bus de communication.
s7 s6 s5 s4 s3 s2 s1 s0
Transfert unité de calcul Sélection de Transfert mémoire de Sélection de

→ mémoire de données l’opération données → unité de calcul l’emplacement mémoire
0 écriture sur le bus 000 Rw = A + B 1 lecture de la mémoire 000 R0

1 pas d’écriture sur le bus 001 Rw = A - B (écriture sur le bus) 001 R1
010 Rw = A x B 0 écriture dans la mémoire 010 R2
011 Rw = A (lecture du bus) 011 R3
100 Rw = A / B 100 R4
101 Rw = !A 101 R5
110 Rw = A + B + 1 110 R6
111 Réservé 111 R7
Figure 5: signaux de contrôle du registre d'instructions
156
A partir des combinaisons possibles des signaux de contrôle, le jeu d’instructions du

processeur est défini. Dans cet exemple, il est composé de 7 instructions (Figure 6), chacune
étant codée sur 8 bits et permettant de définir un seul opérande Rx (source ou destination).
La plupart des processeurs modernes disposent d’un jeu d’instructions plus complet et
permettent de réaliser des calculs logiques (ex. NAND, NOR, décalage à gauche) et de
contrôler l’exécution du programme (ex. appels de fonctions, conditions if/then/else,
boucles).
Code machine en
Instruction Code machine en
Description hexadécimal (donné
(assembleur) binaire
pour Rx = R0)
Transfert d’une donnée de la mémoire vers le
LOAD Rx 1011 1xxx B8
registre Rx de l’unité de calcul
STORE Rx Transfert du registre Rx vers la mémoire 0011 0xxx 30
Addition entre Rx et une donnée de la mémoire
ADD Rx 1000 1xxx 88
puis stockage du résultat dans Rx
SUB Rx Soustraction … 1001 1xxx 98
MULT Rx Multiplication … 1010 1xxx A8
DIV Rx Division … 1100 1xxx C8
ADDINC Rx Addition et incrémentation … 1110 1xxx E8

Figure 6: jeu d’instructions
Des architectures plus complexes permettent de définir dans une même instruction
plusieurs sources et destinations, ce qui réduit le nombre d’instructions nécessaires pour
l’exécution d’un programme mais augmente la complexité du processeur. Dans l’exemple de
la Figure 7, une instruction est codée sur 15 bits : 7 bits permettent de sélectionner
l’opération et 9 bits permettent de sélectionner jusqu’à 3 opérandes (Rd pour la destination,
Rs1 pour la source 1 et Rs2 pour la source 2). NB : le processeur permettant d’exécuter une
telle instruction est différent de celui représenté dans la Figure 2.
Figure 7: Exemple d'instruction avec trois opérandes (une destination Rd et deux sources Rs1 et Rs2)
157
7.2.3 Types d'adressage

Il existe plusieurs façons de transmettre des données à l’unité de calcul:
• Adressage Immédiat : La méthode la plus simple car la donnée est spécifiée
directement dans l'instruction (Figure 8). Les valeurs possibles sont limitées par le
nombre de bits dédiés aux opérandes dans l’instruction. Dans l’exemple de la Figure
7, 9 bits sont dédiés aux opérandes, c’est-à-dire que seules 29 valeurs différentes
peuvent être transmises.
Figure 8: Adressage immédiat
• Adressage Direct : l’adresse de la donnée est transmise dans l'instruction (Figure 9).
La taille de l'adresse est contrainte par le nombre de bits de l'instruction dédié aux
opérandes : dans l’exemple précédent, 29 adresses différentes peuvent être
transmises. Ce mode d’adressage est celui utilisé dans le processeur de la Figure 2 :
les 3 bits s0, s1 et s2 du mot de contrôle (Figure 5) permettent de sélectionner une
donnée parmi 23 emplacements dans la mémoire de données (R0 à R7).
Figure 9: Adressage direct
• Adressage Indirect : l’adresse de la donnée est contenue dans l'adresse spécifiée

dans l'instruction (Figure 10). Ce mode d’adressage est plus flexible que l’adressage
direct car la donnée peut se trouver à n’importe quel endroit de la mémoire (il n’est
pas nécessaire d’utiliser un emplacement mémoire spécifique).
Figure 10: Adressage indirect
158
7.2.4 Types de jeu d'instruction (RISC et CISC)

Deux grandes familles de jeu d'instruction existent : le CISC (Complex Instruction Set
Computer) et le RISC (Reduced Instruction Set Computer).
CISC :
Le jeu d'instruction CISC permet de rendre indépendant l’architecture du processeur
du logiciel. Il s'agit d'un jeu d'instruction riche, avec une grande variété des modes
d'adressage, permettant la construction d'instructions complexes et de longueurs variables.
Cette richesse d'instructions permet de simplifier l'étape de compilation et d'améliorer les
performances du compilateur. On rapproche ainsi le langage haut-niveau du langage
machine. Le code machine généré est réduit, et par conséquent la place occupée en
mémoire par le programme.
Cependant, la richesse du jeu d'instructions résulte également en des instructions de
longueur variable, souvent avec un seul opérande en mémoire. Il existe également un grand
nombre de modes d'adressage, nécessaire pour refléter la richesse des structures de
données en langage haut niveau. Les accès mémoire nécessitent ainsi une gestion complexe
et coûteuse, et la complexité des instructions et des modes d'adressage impose un
séquenceur microprogrammé.
Exemple : Les processeurs de la famille Intel x86 (ex., Pentium) sont des processeurs
CISC.
RISC :
En langage machine, les types de fonction exécutables par un processeur sont
l'affectation, l'itération, l'appel de procédure et le branchement (conditionnel ou non). Dans
les programmes classiques, l'affectation représente 60% des instructions. Les appels de
procédure représentent 20% des instructions d'un langage haut-niveau, mais 60% du temps
d'exécution des instructions machines et 70% des accès mémoire. Ces chiffres reflètent
l'importance des paramètres et de leur passage entre la mémoire et le processeur. De plus,
75% des références mémoires portent sur des données simples (constantes ou variables
scalaires). Ainsi, une architecture RISC vise une optimisation globale matérielle et logicielle
par rapport à l'architecture CISC, pour tirer le meilleur parti de cette synergie. Pour atteindre
cette optimisation, l'architecture RISC réalise trois modifications principales :
• Diminution de la partie contrôle. Le séquenceur est réalisé en logique câblée, et
sera donc plus rapide.
• En conséquence de la diminution de la surface du séquenceur, une place plus
importante peut être attribuée aux registres. Cette approche donne donc la possibilité de
séparer les données et les instructions même au niveau interne du composant.
• Enfin, les modes d'adressage et les instructions sont simplifiés (avec une
longueur fixe). L'accélération de l'exécution est plus efficace.
Exemple : Les processeurs ARM sont des processeurs RISC.
7.3 Exécution des instructions
7.3.1 Fonctionnement général

Le programme est stocké dans la mémoire d’instructions que le processeur doit donc
parcourir en suivant la séquence prévue lors de la compilation. Les interactions sont gérées
par le contrôleur mémoire qui, pour une architecture Harvard, possède un accès direct à la
159
mémoire via un bus d’adresse et un bus de données (Figure 11-a). Le contrôleur mémoire
dispose d'un registre interne appelé PC (Program Counter, ou Compteur Ordinal) qui
contient l'adresse en mémoire de la prochaine instruction à exécuter. Le processeur envoie
cette adresse à la mémoire (port @ dans la figure), qui renvoie alors le contenue de
l’emplacement mémoire correspondant (c’est-à-dire l’instruction) sur le port data.
L’instruction reçue est décodée puis transférée au registre d’instructions pour être exécutée
(voir Section 7.2). En parallèle, le registre PC est mis à jour et l’instruction suivante est
récupérée, etc. Les instructions étant stockées de manière contigüe dans la mémoire, le
déroulement logique d'un programme s'appuie principalement sur l'incrémentation de la
valeur contenue dans PC.
Adresse de la mémoire
Contenu
d’instructions
@00 B8
@01 89
@02 30
@03 …
a) b)
Figure 11: le contrôleur mémoire permet de gérer l’exécution du programme contenu dans la mémoire d’instructions : a)
extrait de la Figure 2 et b) exemple de contenu dans la mémoire.
7.3.2 Exemple de déroulement de l’exécution d’un programme

Dans cet exemple, nous considérons le code machine correspondant au programme
« a = a + b » de la Figure 3 stocké dans la mémoire d’instructions à partir de l’adresse de
base, c’est-à-dire @00 (Figure 11-b). L’exécution du programme étant cadencée par
l’horloge du processeur, il est possible de décomposer, cycle par cycle, les valeurs sur les
ports @ et data du contrôleur mémoire :
Cycle 1 : @ = 00 ; data = inconnu (data dépend de la dernière instruction exécutée)
Cycle 2 : @ = 01 ; data = B8 (la mémoire envoie l’instruction 1 cycle après la requête)
Cycle 3 : @ = 02 ; data = 89 …
Cycle 4 : @ = 03 ; data = 30 …
Le programme s’arrête lorsqu’une instruction de fin de programme est exécutée. Le temps
de calcul peut donc s’exprimer en nombre de cycles d’horloge ou être exprimée sous la
forme d’une durée si la fréquence est connue. La fréquence maximale d’un processeur est
fortement dépendante de sa structure et des paramètres technologiques.
160
Références
[14] Cazes A., Delacroix J., Architectures des machines et systèmes informatiques,
DUNOD, ISBN 2100493833, 004.22 CAZ. La plupart des figures de ce chapitre sont issues de
ce livre.
[15] Tanenbaum Andrew, Architecture de l'ordinateur, Pearon Education, ISBN
2744073776, 004.22 TAN
[16] Stallings William, Organisation et architecture de l'ordinateur , 6e Edition,
Prentice Hall, ISBN 2-7440-7007-6, 004.22 STA
161
ANNEXE
8.1 Rappel de physique du semiconducteur
8.1.1 Potentiel de surface
Considérons deux matériaux différents, typiquement deux semiconducteurs, ou un

semiconducteur et un métal. Sans polarisation externe, lorsque les deux matériaux sont mis
en contact (cf. figure 1), du fait que leur concentration est normalement différente en J1 et
J2, un flot de porteurs traverse le plan de jonction des deux matériaux.
De ce fait, les porteurs quittant un matériau laissent en place une charge électrique
équivalente opposée, et créent un champ électrique à travers le plan de jonction qui tend à
inhiber le mouvement des électrons et des trous. Ainsi, si un électron quitte J1 pour aller en
J2, il laisse une charge positive en J1 telle que la contribution de cette charge positive au
champ électrique est dans une direction qui attire les électrons.
Il est donc facile d'admettre qu'un état d'équilibre s'établisse, tel que le champ
électrique généré s'oppose à tout mouvement de porteurs. Le potentiel électrique
correspondant est par définition le potentiel de contact entre J1 et J2. Ce potentiel de
contact est une caractéristique propre des matériaux considérés. Ainsi (Si étant du silicium
intrinsèque) : ΦCu,Si = 0.0V, ΦAl,Si = 1.35V, ΦAu,Si = - 0.3V, ...
Figure 1: Régimes de fonctionnement de la capacité MOS.
8.1.2 Potentiel de Fermi
Dans le cas particulier où J1 est un semiconducteur extrinsèque et J2 est un

semiconducteur intrinsèque, le potentiel de contact prend le nom de potentiel de Fermi, et il
s'exprime formellement par
n p
Φ F = Vt × Log i = Vt × Log o
no ni
Ainsi, si J1 est un matériau de type P, le potentiel de Fermi a pour valeur
NA
Φ Fp ≈ +Vt × Log
ni
et pour un matériau de type N
ND
Φ Fn ≈ −Vt × Log
ni
Typiquement, le potentiel de Fermi a comme ordre de grandeur quelques dixièmes de Volt à
température ambiante.
162
Tension de bande plate

Initialement (c'est à dire sans aucun apport de tension externe), la capacité MOS
n'est pas neutre en terme de potentiel électrostatique. En effet, de par la superposition de
matériaux de nature différente, il existe un potentiel de contact qui comme nous le savons
ne dépend que des terminaisons, ce potentiel de contact est noté ΦMS = Φsubstrat - Φgrille.
D'autre part, des charges parasites sont inévitablement présentes au sein de la
structure MOS. Ces charges ont des origines très diverses : procédés de fabrication, défauts
d'interface, contaminations accidentelles, introduction volontaire (...). Elles sont regroupées
sous le terme générique "charge d'interface effective surfacique" Q'0 et localisées à
l'interface oxyde/semiconducteur. Elles génèrent un potentiel électrostatique
Qʹ
Φ0 = 0
Coxʹ
Ainsi, par définition, la tension de bande plate VFB est la tension qu'il faut placer aux
bornes du condensateur MOS pour neutraliser les deux potentiels électrostatiques
précédemment définis
Qʹ
VFB = Φ MS − 0
Coxʹ
8.1.3 Étude dans le cas général

Lorsque l'on applique une tension VGB quelconque aux bornes du condensateur MOS,
par influence électrostatique, des charges apparaissent dans le semiconducteur. Ces charges
sont situées au voisinage de l'interface isolant semiconducteur (au dessus du trait d'axe sur
la figure 11), et au-delà, le substrat peut être considéré comme neutre avec une densité
d'électrons n0 et une densité de trous p0 telles que p0 = n0 + NA. Si nous considérons un point
de coordonnée x dans le substrat, et notons Φ(x) son potentiel par rapport au substrat, en
terme de densité d'électrons, nous avons n(x) = n0exp(Φ(x)/Vt, et en terme de densité de
trous, p(x) = p0exp(-Φ(x)/Vt.
Ainsi, la densité de charge s'écrivant ρ(x) = q(p(x) – n(x) – NA), partant de l'équation
de Poisson
d 2Φ q
2
= − ( p0e −Φ ( x )/Vt −n0eΦ ( x )/Vt − N A )
dx ε SI
on peut déterminer la charge surfacique dans le semiconducteur :
−Φ s /Vt −2 Φ F /Vt Φ s /Vt

QC ' = ± 2qN Aε SI Vt e + Φ s − Vt + e (Vt e − Φ s − Vt )
VGB : Le signe négatif est à utiliser lorsque ΦS est positif, ΦS étant défini comme le potentiel
de surface comme indiquée sur la figure 11. Quant à la charge de grille, elle est simplement
liée au potentiel aux bornes de l'oxyde par la relation QG' = Cox'Φox.
Si maintenant on considère d'une part, la boucle de tension formée par la tension

externe, le potentiel aux bornes de l'oxyde et le potentiel de surface telle que VGB = Φox + Φs
+ ΦMS et d'autre part la neutralité de la charge de la structure MOS qui implique QG' + QC' +
Q0' = 0, on obtient un jeu de quatre équations contenant quatre inconnues (Φox, Φs, QG', QC')
qui ne peut être résolu dans le cas général que numériquement.
163
Pour obtenir un formalisme analytique simple, on peut distinguer essentiellement

trois modes de fonctionnement limites, correspondants à différentes valeurs de tension VGB :
• le mode déserté avec VGB "tout juste" supérieure à VFB
• le mode inversé avec VGB "nettement" supérieure à VFB
• le mode accumulé avec VGB inférieure à VFB.
164

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Département Electronique Electrotechnique Automatique

Alberto Bosio, Frédéric Gaffiot, Cédric Marchand, David Navarro,

2 INTRODUCTION À LA PHYSIQUE DES SEMICONDUCTEURS 21

6 LA LOGIQUE SEQUENTIELLE. 132

7 ARCHITECTURE DES MICROPROCESSEURS 153

Figure 1 : Symboles d'une résistance

Figure 2 : Symbole d'une capacité.

Equation temporelle en statique : I = C . U / t soit Q = C . U = I . t (en Coulombs)

Figure 3 : Symbole d'une inductance.

Equation temporelle en statique : U = L . I / t soit L . I = U . t (en Weber)

Les dipôles peuvent être mis en série ou en parallèle.

Il existe deux types de circuits permettant d'alimenter un système électronique : la

Figure 5 : Sources de courant idéales et non idéales.

Calcul de Ialim et de Rsource :

La démarche est résumée figure 6.

Figure 6 : Mesures d'une source de courant.

Figure 7 : Sources de tension idéales et non idéales.

Calcul de Valim et Rsource :

Figure 8 : Mesures d'une source de tension.

Figure 9 : Exemple du calcul de maille.

Figure 10 : Définition du sens des courants.

Nous considérons VA et VB les potentiels en A et en B. En appliquant la loi d'ohm U =

De ces équations, nous pouvons calculer Vs = f(Ve).

Sur l'exemple ci-dessus, en A, I1 – I2 – I3 = 0 :

Ve .Y1 + 0.Y3 + VB .Y2

Equivalences Thévenin - Norton

Figure 11: Équivalence Thévenin-Norton.

Dans ces circuits, pour passer de Thévenin à Norton : Rt = Rn et In = Et / Rt.

1.1.5 Approche quadripolaire

Il existe trois manières de représenter un quadripôle : formalisme en Z (nous

Ce qui donne la représentation matricielle suivante :

Cela donne le schéma quadripolaire équivalent de la figure 13.

Figure 13: Quadripôle en paramètre z.

Ce qui donne la représentation matricielle suivante :

Cela donne le schéma quadripolaire équivalent de la figure 14.

Figure 14: Quadripôle en paramètre y.

Ce qui donne la représentation matricielle suivante :

Cela donne le schéma quadripolaire équivalent de la figure 15.

Figure 15: Quadripôle en paramètre h.

Les paramètres hybrides sont très souvent utilisés en électronique. L'interprétation

Passage entre formalismes

Utilisation d'un quadripôle

Figure 16 : Quadripôle en paramètre h avec résistance de charge en sortie.

Nous obtenons dès lors les relations suivantes :

Figure 17 : Quadripôle en paramètre h simplifié.

Des différents types d'amplificateurs

Figure 18: Amplificateur de tension.

Le cas de l'amplificateur idéal de tension est :

Figure 19 : Amplificateur de courant.

Le cas de l'amplificateur idéal de courant est :

Figure 20 : Amplificateur de transimpédance.

Le cas de l'amplificateur idéal de transimpédance (pour lequel il peut être judicieux

Figure 21: Amplificateur de transconductance.

Le cas de l'amplificateur idéal de transconductance est :

1.1.6 Filtres linéaires du 1er ordre

Soient les deux filtres de la figure 22.

Figure 22 : Filtres du premier ordre.

Or, i = C . dvs / dt, ce qui donne l'équation finale :

En résolvant cette équation différentielle, nous trouvons :