Scribd Logo
Upload

Welcome to Scribd!

  • 6 views

    Lab 3

    Uploaded by

    Cậu Vàng
    Thiết kế vi mạch

    Copyright:

    © All Rights Reserved
    Download as DOCX, PDF, TXT or read online from Scribd

    Lab 3

    Uploaded by

    Cậu Vàng
    6 views6 pages
    Thiết kế vi mạch

    Copyright

    © © All Rights Reserved

    Available Formats

    DOCX, PDF, TXT or read online from Scribd

    Did you find this document useful?

    Is this content inappropriate?

    Thiết kế vi mạch

    Copyright:

    © All Rights Reserved
    Download as DOCX, PDF, TXT or read online from Scribd
    Download as docx, pdf, or txt
    6 views6 pages

    Lab 3

    Uploaded by

    Cậu Vàng
    Thiết kế vi mạch

    Copyright:

    © All Rights Reserved
    Download as DOCX, PDF, TXT or read online from Scribd
    Download as docx, pdf, or txt
    You are on page 1of 6

    ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

    TRƯỜNG ĐẠI HỌC BÁCH KHOA


    

    BÁO CÁO
    MÔN THIẾT KẾ VI MẠCH
    LAB 3
    LỚP L02--- NHÓM 8 --- HK 232
    NGÀY NỘP: 27-05-2024

    Sinh viên thực hiện Mã số sinh viên Điểm số


    Nguyễn Thị Minh Hiếu 2111191
    Nguyễn Thái Việt 2115284
    Nguyễn Anh Tuấn 2115174
    Đoàn Anh Tuấn 2115165
    Nguyễn Xuân Hoàng 2111253

    Thành phố Hồ Chí Minh – 2024


    BÁO CÁO KẾT QUẢ LÀM VIỆC NHÓM
    Môn: THIẾT KẾ VI MẠCH (MSMH:EE3165)
    Nhóm/Lớp: L02 Tên nhóm: 8 HK 232 Năm học 2024
    MINI PROJECT 2
    STT Mã số SV Họ Tên Nhiệm vụ được phân công Đánh giá tiến độ
    1 2115284 Nguyễn Thái Việt Lab 3 100%
    2 2111191 Nguyễn Thị Minh Hiếu Mini project 3 100%
    3 2111253 Nguyễn Xuân Hoàng Mini project 3 100%
    4 2115165 Đoàn Anh Tuấn Mini project 3 100%
    5 2115174 Nguyễn Anh Tuấn Lab 3 100%
    6
    7

    Nhận xét của GV: ..................................................................................................................................................................................................


    GIẢNG VIÊN NHÓM TRƯỞNG
    (Ký và ghi rõ họ, tên) (Ký và ghi rõ họ, tên)
    Requirements:
    - Design a 4-bit counter, sampled at the positive edge of clock signal, with an
    asynchronously active-low reset. When rst_ni asserted, the output is 0. It
    can either count up or count down based on the user’s needs.

    Block diagrams of the design:

    Port definations:

    Signal Width Type Description


    clk_i 1 input Positive clock signal
    rst_ni 1 input Negative edge reset. If rst_ni = 0,
    output will be set to 0. Else, it will start
    the normal operation
    sel_i 1 input Mode selection signal. If sel_i = 1, the
    design will start counting up else, it
    will staer counting down from the
    current output value.
    counter_ 4 output Result of the design
    o

    PAGE \* MERGEFORMAT 19
    Flow chart of the design:

     Mô phỏng khối thiết kế

    PAGE \* MERGEFORMAT 19
    Schematic tracer

    Verification plan:

    Section Item Description


    1 Reset When rst_ni asserted, the output is 0,
    when it de-asserts, the output start to
    count up or count down depends on sel_i

    2 Max count When output is 4’b111 and the counter is


    counting up, the next positive edge clock,
    output will be 4’b0000

    PAGE \* MERGEFORMAT 19
    3 Min count When the output is 4’b000 and the design
    is counting down, the next positive clock,
    output will be 4’b1111.
    4 Change mode When sel_i = 1, it means the design is
    counting up, the next positive clock, sel_i
    = 0, now the design will be counting
    down

    Waveform of RTL simulation:

    Simulation is correct like we expect in verification plan table.

    PAGE \* MERGEFORMAT 19

    You might also like