Este documento trata sobre circuitos secuenciales. Explica conceptos como latchs, flip-flops, registros y máquinas de estado finitas. Define latchs y flip-flops, y describe sus diferentes tipos como latch SR, flip-flop D, JK, T y RS. También cubre temas como señales de sincronismo, simulación de circuitos secuenciales en VHDL y el diseño de contadores y máquinas de estado finitas usando flip-flops.
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Este documento trata sobre circuitos secuenciales. Explica conceptos como latchs, flip-flops, registros y máquinas de estado finitas. Define latchs y flip-flops, y describe sus diferentes tipos como latch SR, flip-flop D, JK, T y RS. También cubre temas como señales de sincronismo, simulación de circuitos secuenciales en VHDL y el diseño de contadores y máquinas de estado finitas usando flip-flops.
Este documento trata sobre circuitos secuenciales. Explica conceptos como latchs, flip-flops, registros y máquinas de estado finitas. Define latchs y flip-flops, y describe sus diferentes tipos como latch SR, flip-flop D, JK, T y RS. También cubre temas como señales de sincronismo, simulación de circuitos secuenciales en VHDL y el diseño de contadores y máquinas de estado finitas usando flip-flops.
Este documento trata sobre circuitos secuenciales. Explica conceptos como latchs, flip-flops, registros y máquinas de estado finitas. Define latchs y flip-flops, y describe sus diferentes tipos como latch SR, flip-flop D, JK, T y RS. También cubre temas como señales de sincronismo, simulación de circuitos secuenciales en VHDL y el diseño de contadores y máquinas de estado finitas usando flip-flops.
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CIRCUITOS
SECUENCIALES
Universidad Distrital FJC
ANDRÉS EDUARDO GAONA BARRERA
1 Definición
donde:
• X representa las entradas del circuito, X = [x1, x2, . . . , xn]T.
T • Y representa las salidas del circuito, Y = [y1, y2, . . . , ym] . T • S indica el estado del circuito en un instante, S = [s1, s2, . . . , sk ] 2 Tipos de circuitos ▪ Secuenciales asincrónicos: cambian su estado y salida siempre que hay un cambio en las entradas
▪ Secuenciales sincrónicos: cambian el
estado y salida en instantes fijos de tiempo (flancos o niveles)
3 Señal de sincronismo (reloj) ▪ Periodo ▪ Frecuencia de reloj ▪ Ancho del pulso ▪ Ciclo útil ▪ Nivel ▪ Flanco
4 Latch Memorizan un bit de información y son sensibles a niveles. S R Q(T) Q(T+1) 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 x 0 1 1 0 x 1 Tipo SR 1 1 x U 5 Simulación Latch SR
6 Latch SR sincronizado
1 1 ?
? 1 1
C S R Q(T) Q(T+1) 0 x x 0 0 0 x x 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 x 0 1 1 0 x 1 1 1 1 x U 7 Simulación Latch SR sincronizado
8 Latch D sincronizado 1 1 0
1 0
C D Q(T) Q(T+1) 0 x 0 0
0 x 1 1
1 0 x 0
1 1 x 1 9 Modelo VHDL
10 Ejemplo - 2 latch en configuración maestro-esclavo
11 Simulación Ejemplo - dos latch D
12 Flip-flop Elemento de almacenamiento que modifica su salida; evaluando sus entradas y estado, en el flanco de la señal de sincronismo
▪ Tipo D ▪ Tipo JK ▪ Tipo T ▪ Tipo RS
13 Flip-flop D
Preset D Q(T+1) D Q Q(T + 1) = D Q′ 0 0 Reset Ecuación de estado 1 1 Caja Negra Tabla de funcionamiento
▪ Como mínimo una de las señales de inicialización; preset y reset,
deben ser configuradas en cualquier circuito secuencial. ▪ Es el F.F. más común por la forma simple de funcionamiento Modelo VHDL del FFD
Asignación de un bit que depende del flanco, da origen a un flip-flop
Flip-flop JK J K Q(T+1) 0 0 Q(T) 0 1 0 1 0 1 1 1 Q’(T) Caja gris Tabla de funcionamiento
Q(T + 1) = J . Q′(T ) + K′ . Q(T )
Ecuación de estado Flip-flop T
T Q(T+1)
0 Q(T)
1 Q’(T)
Tabla de funcionamiento Caja gris
Q(T + 1) = T . Q′(T ) + T′ . Q(T )
Ecuación de estado Lógica CMOS complementaria Registro Arreglo de n-flip flops que es capaz de almacenar n-bits de información.
▪ Desplazamiento ▪ Rotación ▪ Carga paralela o serial ▪ Universal (todas las operaciones posibles) Registro de desplazamiento Q1 Q2 Q3 Q4
t In Q1 Q2 Q3 OUT 1 0 0 U U U 2 1 1 0 U U 3 0 0 1 0 U 4 1 1 0 1 0 5 1 1 1 0 1 Máquinas de Estado Finito (FSM) Es un modelo que puede representar cualquier circuito secuencial a partir de n entradas, k biestables y m salidas.
▪ Flip-flops tipo T s2(T) s1(T) s0(T) s2(T+1) s1(T+1) s0(T+1)
▪ Flip-flops tipo D 0 0 0 0 0 1
0 0 1 0 1 0
T0,T1, T2=? 0 1 0 0 1 1
0 1 1 1 0 0 D0, D1,D2=? 1 0 0 1 0 1
1 0 1 1 1 0
1 1 0 1 1 1
1 1 1 0 0 0 T Q(T+1) Diseño con FFT 0 Q(T) 1 Q’(T) Estado Presente Estado Futuro T2 = s1 . s0 T1 = s0 T0 = 1 s2(T) s1(T) s0(T) s2(T+1) s1(T+1) s0(T+1) T2 T1 T0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 1
0 1 0 0 1 1 0 0 1
0 1 1 1 0 0 1 1 1
1 0 0 1 0 1 0 0 1
1 0 1 1 1 0 0 1 1
1 1 0 1 1 1 0 0 1
1 1 1 0 0 0 1 1 1
Q(T + 1) = T . Q′(T ) + T′ . Q(T )
D Q(T+1) Diseño con FFD 0 1 0 1 Estado Presente Estado Futuro D0 = s0′ s2(T) s1(T) s0(T) s2(T+1) s1(T+1) s0(T+1) D2 D1 D0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 0
0 1 0 0 1 1 0 1 1
0 1 1 1 0 0 1 0 0
1 0 0 1 0 1 1 0 1
1 0 1 1 1 0 1 1 0
1 1 0 1 1 1 1 1 1
1 1 1 0 0 0 0 0 0
D1 = xor(s1, s0) Q(T + 1) = D 26 Representaciones de FSM ▪ Diagramas de estado ▪ Tabla de estado presente-estado futuro ▪ Ecuaciones de entrada, salida y de estado ▪ Diagramas circuitales ▪ Diagrama de caja gris (canónico) ▪ Simulaciones en el tiempo ▪ Modelo VHDL (registro de estados)
27 TAREA: modelar la FSM a partir del uso de FF tipo T y uno JK. Pares: (1)—JK y (0)—T; Impares: (1)—T y (0)—JK
Análisis de FSMs Obtener las diferentes representaciones de la siguiente FSM: Realimentacion: 27 nov Tarea: 22 Nov
28 Ecuaciones entrada, salida y estado ▪ Ecuaciones de estado: ✴ Q1(T + 1) = D1 = xor(Q1(T ), x) ′ ′ ′ ✴ Q0(T + 1) = x . Q1(T ) + Q1(T ) . Q0(T ) = D0 • Ecuaciones de entrada: ✴ D1 = xor(Q1, x) ′ ′ ′ ✴ D0 = x . Q1 + Q1 . Q0 • Ecuaciones de salida: y = xor(Q1, x) ✴ 1
✴ y0 = Q1 . Q0 Tabla de EP - EF Estado Futuro Estado Presente
