GENIE ELECTRIQUE Prof : JELLALI

Hasni

Leçon n° 01 LES CIRCUITS INTEGRES COMBINATOIRES

Objectifs :
 Mettre en œuvre un circuit intégré combinatoire.
I- Mise en situation :
Système d’étude : Contrôleur d’accès de parking
(Voir manuel de cours de la page 9 à la page 11)
2- Problèmes posés :

 Quels circuits doit-on mettre en œuvre pour répondre aux exigences du cahier des
charges
de ce parking ?
II- Les circuits intégrés combinatoires :
1- L’additionneur :
a- Principe de l’addition binaire :

Activité 1 :
1- Effectuer en décimal puis en binaire les opérations suivantes :
1 0 ………………… 1 1 ………………...
.
+ + + +
0 5 ………………… 0 7 ………………...
.
L’addition de deux =
= ............. nombres binaires
…... est réalisée de =
la même façon que=l’addition
………. en décimal.
…………………….
En effet :
0 + 0 = ……
0 + 1 = ……
1 + 0 = ……
1 + 1 = …… ………………………………….………………………..
b-
L’additionneur
binaire :
b-1- Additionneur élémentaire :
La cellule de base d’un additionneur élémentaire de deux nombres binaires à 1 seul bit est la
… ….
suivante : a1 : bit du nombre binaire A
…. Add …. Avec b1 : bit du nombre binaire B
1bit S1 : La somme

…. C0 et C1 : Les retenues en entrée et à la sortie

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b-2- Structure interne d’un additionneur à n bits :

Le principe étant le même, en généralisant, nous pouvons construire un additionneur de deux
mots à n bits.
Exemple : soit A = an-1……..a3.a2.a1.a0 B = b n-1…….b3.b2.b1.b0
Le principe de l'addition est comme suit :

Retenues …. .…...….. …. …. …. ….
a n-1 …...…… a4 a3 a2 a1 a0
1er terme
+
2ème terme b n-1 ..…..….. b4 b3 b2 b1 b0
…. …. ..…… …. …. …. .… ….

D'ou le logigramme correspondant à base d'additionneur complet de deux nombres à n bits.

an-1 bn-1 a2 b2 a2 b1 a0 b0

Cn-1 Cn-2 C3 C2 C1 C0= 0

Add (1bit) Add (1bit) Add (1bit) Add (1bit)
a1
Sn-1 S2 S1 S0
b-3- Additionneurs binaires intégrés :
1- Présentation :
Le tableau ci-dessous illustre quelques exemples d’additionneurs en circuit intégrés :

En technologie T.T.L En technologie C.M.O.S

Additionneur à 2 bits Additionneur à 4 bits Additionneur à 4 bits
7482 7483, 74LS83, 74283 4008
74HC283, 74LS283

* Circuit intégré 7482 :

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* Circuit intégré 7483 : Brochage et symbolisation des circuits de la série 74XX83

2- Mise en œuvre des additionneurs binaires intégrés :

Réaliser l’activité n°1 du manuel d’activités page 7.
Réaliser l’activité n°2 du manuel d’activités pages 7 et 8.
3- Mise en cascade des additionneurs binaires intégrés :
Réaliser l’activité n°3 du manuel d’activités pages 9 et 10.

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Exemple : Réalisation d’un additionneur à 12 bits :

A8 B8 A9 B9 A10 B10 A11 B11 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3

A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3

COUT CIN COUT CIN COUT CIN

S0 S1 S2 S4 S0 S1 S2 S4 S0 S1 S2 S4

S8 S9 S10 S11 S4 S5 S6 S7 S0 S1 S2 S3

Il faut relier la sortie COUT d’un circuit à l’entrée CIN du circuit suivant. L’entrée CIN du
premier circuit est reliée à la masse.
c- L’additionneur BCD :
c-1- Principe de l’addition en BCD :
Activité 2 :
Effectuer les opérations suivantes en BCD :

66 0110 Si on additionne en arithmétique binaire les codes BCD

Retenues
+ 00100110 correspondant à des chiffres dont la somme ne dépasse
1er terme
23 +
0011
2éme terme pas 9, on aura évidemment un résultat donnant la
=
= Résultat
représentation correcte de la somme en BCD

Dès que la somme dépasse 9 dans un motif

66
+ 0110 Retenues de 4 bits (excède l'intervalle de définition
00100110 1er terme
24 + d'un digit BCD), il faut apporter une correction.
0100 2ème terme
=
= Résultat valable en On lui ajoute 6 pour forcer une retenue et on
binaire mais pas en BCD obtient le résultat escompté en BCD :
On aura alors :
66 Retenues
0110 0110 Conclusion :
+ 1er terme
+ 0010 0100 2éme terme Dés que la somme dans un quartet dépasse 9 ou un
24
= retenu transmis d’un quartet à un autre il faut apporter
Somme
Correction
une correction en ajoutant 6 en binaire (0110)2 à ce
quartet.
Résultat valable
= en BCD

Application : Effectuer les opérations suivantes en décimal puis en BCD

S1 = 75 + 63 S2 = 357 + 264
………………………………………………… …………………………………………………
………………………………………………… …………………………………………………
………………………………………………… …………………………………………………
ème
Cours 4…………………………………………………
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c-2- Réalisation industrielle d’un additionneur BCD :

 Additionneur BCD à base d’additionneurs parallèles binaires :
Réaliser l’activité n°4 du manuel d’activités de la page 10 à la page 12.

Pour réaliser un additionneur BCD

nous avons besoin :
- Deux additionneurs binaires
parallèles.
- Un circuit de correction

 Additionneur BCD intégré :

Ce type de circuit intègre dans le même boitier le circuit d’addition et celui de la
correction.
* Additionneur BCD intégré 4560 :

Brochage du Circuit intégré 4560 Symbole

 Application : Compléter le câblage de circuit suivant lors de l’addition de 13 avec 48.

d- Addition en complément à 2 :
d-1- Complément à 2 d’un nombre :
Soit X un entier un entier codé sur n bits (Format à n bits).
Le complément à deux de X est le nombre Y tel que : …………………..……..
On vérifie que la somme d’un nombre binaire et de son complément à 2 est X + (2n − X) = 2n
Ceci est à l'origine du nom "complément à 2 puissance n", tronqué en "complément à 2"
n n Or le bit de poids 2n ne doit pas être pris en compte
Cours 4X+(2
ème –x)= 2Techniques
Sciences =1 00……..0 (2)
sur un «format
Les circuits
de nintégrés combinatoires
bits d’où »
X + complément à 2 de
5/15 n zéros X = 0 Conclusion : ................................................
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Exemple :
Pour un format de 4 bits le complément à 2 de 5(10) = 0101(2) est : ……………………………...
On vérifie que : …………………………………………………………………………...…………….
Conclusion :
Le complément à 2 d’un nombre binaire signé transforme un nombre positif en un nombre négatif.
Le complément à deux d’un nombre binaire s’obtient de deux façons :

 On complémente bit par bit les bits du nombre binaire (complément à 1) puis on ajoute (1)
au bit du poids le plus faible (les dépassements sont ignorés).
 Garder tous les bits depuis la droite jusqu'au premier 1 (compris) puis inverser tous
les bits suivants.
Application :
Représenter sur un octet les équivalents binaire des nombres suivants : (-29) et (29)
puis vérifier en binaire que la somme (-29) + (29) est nulle.
(29) est positif = notation en vraie grandeur
Bit de signe
Première méthode : Deuxième méthode
Vérification
(29) =
+
Complément à 1

On ajoute 1 =

(-29) =

d-2- Addition binaire en complément à 2 :

Pour effectuer l’addition en complément à 2, on doit représenter les nombres positifs en
notation à vraie grandeur et les nombres négatifs par la notation en complément à 2 et on

applique les règles de l’addition binaire puis on analyse le résultat :

 Si le bit de signe est 0 le résultat est positif on le garde tel qu’il est.
 Si le bit de signe est 1 le résultat est négatif (pour l’exprimer en décimal il faut
complémenter à 2 la norme du résultat trouvé).
Application : Additionner en binaire sur un octet les nombres suivants :
15(10) + 9(10) 15(10) + (-9)(10) (-15)(10) + 9(10)
…………………………………… …………………………………… ……………………………………

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+ + +

…………………………………… …………………………………… ……………………………………

= …………………………………… = …………………………………… = ……………………………………

…………………………………………….…… …………………………………………….……… …………………………………………….………

Remarque :
Avec la notation en complément à 2 on arrive à soustraire en effectuant en réalité une addition.
d-3- Mise en œuvre d’un additionneur-soustracteur :
Activité 3 :

Exprimer SD en fonction de A et B pour les deux cas suivants :

 Si S = 0 : …………………………………………………………….…………………..

 Si S = 1 : ………………………………………………………………………….……..

Conclusion :
Ce circuit réalise, dans le cas ou le signal de control S= …, l’addition de ………………………
avec ……………………….., qui est le Complément à ‘1’ de ……………………………. + 1.
C’est à dire, l’addition de A avec le Complément à ‘2’ de B Ce qui revient à l’opération :
D= A -B
En réalité le circuit précédent réalise à la fois une addition et une soustraction, suivant que
l’état logique du signal de contrôle S.
Réaliser l’activité n°5 du manuel d’activités pages 13 et 14.
2- Le comparateur :
a- Principe :
Il s’agit de comparer deux nombres binaires A et B pour indiquer en sortie si : A = B, A > B ou A < B.
Avec A = an-1…a3a2a1a0 et B = bn-1…b3b2b1b0
La première étape consiste à comparer les bits de poids le plus fort.
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Trois cas peuvent se présenter :

 an-1 < bn-1 alors ………… quel que soit l'état des autres bits de A et de B.
 an-1 > bn-1 alors ………… quel que soit l'état des autres bits de A et de B.
 an-1 = bn-1 dans ce cas il faut poursuivre la comparaison sur les bits de poids inférieurs an-2
et bn-2. Dans certains cas, on ne peut conclure que lors de la comparaison des bits du
poids le plus faible soient a0 et b0.
b- Structure d’un comparateur à 1 bit (comparateur élémentaire) :
Activité 4 : a0 A<B
S3
On désire comparer deux nombres binaires A (A=a0) et B (B=b0) Comparateur A=B
1bit S2
b0
Le résultat occupera 3 bits, deux bits pour les inégalités A>B
S1
« S1 (A > B) » et « S3 (A < B) », et un autre pour l’égalité « S2 (A = B) ».

Table de vérité : Logigramme :

a0 b0 S1 (A>B) S2 (A=B) S3( A<B )
0 0
0 1
1 0
1 1

Equations logiques :
S1 = ……………………………………
S2 = ……………………………………
S3 = ……………………………………

Généralisation :
Pour comparer deux nombres codés sur plusieurs bits, il est nécessaire d'associer entre eux autant
de comparateurs élémentaires qu'il y a de bits.
Il faut donc généraliser à n bits les conclusions et les équations établies précédemment.
Soit à comparer : A = a3a2a1a0 et B = b3b2b1b0
 Pour conclure que A = B, il faut que : a3 … b3 ET a2 ….b2 ET a1 … b1 ET a0 …. b0 Donc :

S1 = ……………………………………………………………………………………………………

 Pour conclure que A > B, il faut que : (a3 .…b3) …. (a3 …. b3 …. a2 ....b2)
.... (a3 …. b3 …. a2 …. b2 …. a1 .… b1) …. (a3 .… b3 …. a2 …. b2 …. a1 …. b1 ..... a0 …. b0)
Donc :

S2 = ……………………………………………………………………………………………………
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 Pour conclure que A < B, il suffit de remplacer dans la démarche ci-dessus le symbole > par <,
d'où
S3 = ……………………………………………………………………………………………………

e3 S1
CC3 CC2 CC1 CC0
3 2 1 0

S2
≥1

S3
c- Comparateurs intégrés : ≥1
c-1- Présentation :
Le tableau ci-dessous illustre quelques exemples de comparateurs en circuit intégrés :
En technologie T.T.L En technologie C.M.O.S
Comparateur à 4 bits Comparateur à 8 bits Comparateur à 4 bits
7485, 74LS85 74LS682, 74LS688 4063, 4085

* Circuit intégré 74XX85 :

Comparateur de deux nombres binaires à 4 bits .

Brochage Symboles

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FUNCTION TABLE : 74HCT85
CAMPARING INPUTS CASCADING INPUTS  A0, A1, A2 et A3 : Entrées de données recevant le
OUTPUTS
A3 , B3 A2 , B2 A1 , B1 A0 , B0 10 I A>B I A<B I A=B Q A>BpremierQnombre
A<B
àQcomparer.
A=B
0 COMP  B0, B1, B2 et B3 : Entrées de données recevant le
A3 > B 3 x x x 12 x x x H L L
13 x P deuxième nombre à comparer.
A3 < B 3 x x x x x L H L
15 x 7  A > B, A = B et A < B : Entrées permettant la
A3 = B 3 A2 > B 2 x x 3 P<Qx x H L L
2 mise en cascade (série) des comparateurs pour
A3 = B 3 A2 < B 2 x x 3
x< x x L H L
6 avoir un comparateur des nombres de plus de 4
A3 = B 3 A2 = B 2 A1 > B 1 x x= P=Qx x H L L
4 bits.
A3 = B 3 A2 = B 2 A1 < B 1 x x> x
9 5  QA<B, QA=B et QA>B : Sorties. L
x L H
0 P>Q
A3 = B 3 A2 = B 2 A1 = B 1 A0 > B0 11 x x x H L L
A3 = B 3 A2 = B 2 A1 = B 1 A0 < B0 14 x Q x x L H L
1 H NB : si le circuit est utilisé seul (comparateur de
A3 = B 3 A2 = B 2 A1 = B 1 A0 = B 0 3 L L H L L
deux nombres à 4 bits), les
A3 = B 3 A2 = B 2 A1 = B 1 A0 = B 0 L H L L H L
74HC85 entrées« A>B »,« A=B » et « A<B » doivent être
A3 = B 3 A2 = B 2 A1 = B 1 A0 = B 0 L L H L L H
connectées respectivement aux niveaux logiques
A3 = B 3 A2 = B 2 A1 = B 1 A0 = B 0 x x « 0 », « H 1 » et « 0L ». L H
A3 = B 3 A2 = B 2 A1 = B 1 A0 = B 0 H H L L L L
A3 = B3 A2 = B2 10A1A0= B1 A0 = B 0 L L L H H L
12
A1
13
A2
15
A3
9
B0
11
B1
14
B2
1
B3
2 7
A<B QA<B
3 6
A=B QA=B
4 5
A>B QA>B
74HC85

c-2- Mise en œuvre de comparateur intégré :

Réaliser l’activité n°6 du manuel d’activités pages 15 et 16.
c-3- Mise en cascade de comparateurs intégrés :
Réaliser l’activité n°7 du manuel d’activités pages 16.
Activité : Réalisation d’un comparateur de deux nombres à 8 bits :
 Déterminer le nombre de circuits intégrés 7485 : ………………………………………
 Compléter le schéma de câblage.

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NB: Les niveaux logiques " 0 ", " 1 " et " 0 " sont appliqués respectivement sur les broches" 4 "
(A>B),
3- Multiplexeur/Démultiplexeur :
Lorsqu’on désire transmettre des informations en parallèle, cela exige autant de lignes
d’informations.
Pour simplifier la liaison, on réunit au départ les informations sur une seule ligne (…………………)
et à l’arrivée on repartit ces informations sur plusieurs lignes (……….…………………….).
a0 b0
a1 Ligne de transmission b1
a2 b2
a3 b 3

E Ligne de synchronisation R
a- Introduction : (Voir manuel de cours à la page 24).
b- Les multiplexeurs :
b-1- Découverte des multiplexeurs :
Réaliser l’activité n°8 du manuel d’activités pages 17 et 18.
b-2- Définition et principe :
Le multiplexeur désigné généralement par MUX est un circuit logique ayant plusieurs entrées
De données et une seule sortie communiquant ces données. L’aiguillage de l’entrée de
données désirée vers la seule sortie est conditionné par la combinaison des entrées de
sélection.
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Le multiplexage consiste donc à envoyer sur une même ligne de transmission des
informations provenant de plusieurs sources différentes.
Exemple : Multiplexeur 4 vers 1.

b-3- Mise en œuvre des multiplexeurs intégrés :

Le tableau ci-dessous illustre quelques exemples de multiplexeurs en circuit intégrés :
En technologie T.T.L En technologie C.M.O.S
Quadruple multiplexeur 2 voies vers 74157 4019
1
Double multiplexeur 2 voies vers 1 74153 4539
Multiplexeur 8 voies vers 1 74151 4512

* Circuit intégré 74153 :

Réaliser l’activité n°9 du manuel d’activités pages 18 et 19.

b-4- Utilisations des multiplexeurs :
Les applications d’un multiplexeur en électronique sont principalement :
 La génération de fonctions logiques ;
 La conversion parallèle / série d'informations ;
 La concentration de données et leur transmission parallèle ;
 Le décodage d’un clavier matriciel ;
 L’affichage multiplexé sur des afficheurs 7 segments.
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b-5- Le multiplexeur en générateur de fonctions logiques :

Réaliser l’activité n°10 du manuel d’activités page 19.
Principe :
Pour mettre en œuvre un multiplexeur comme générateur de fonctions logiques il faut :
 Relier les variables d’entrée de la fonction aux entrées de sélection ;
 Raccorder les entrées de données de multiplexeur en permanence à un niveau
logique « 0 » ou « 1 » selon la table de vérité.
c- Le démultiplexeur :
c-1- Découverte des multiplexeurs :
Réaliser l’activité n°11 du manuel d’activités pages 20 et 21.
c-2- Définition et principe :
Le démultiplexeur désigné généralement par DMUX est un circuit logique ayant une entrée
de
données et plusieurs sorties, donc c’est la fonction inverse de multiplexeur. L’aiguillage de
l’entrée de données vers l’une des sorties est conditionné par la combinaison des entrées de
sélection.

Exemple : Démultiplexeur 1 vers 4.

c-3- Mise en œuvre des démultiplexeurs intégrés :

Le tableau ci-dessous illustre quelques exemples de démultiplexeurs en circuit intégrés :
En technologie T.T.L En technologie C.M.O.S
Double démultiplexeur 2 voies vers 4 74139 4555
Démultiplexeur 4 voies vers 16 74154 4515
Démultiplexeur 1 vers 16 4514

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* Circuit intégré 74139 :

Réaliser l’activité n°12 du manuel d’activités page 22.

c-4- Extension d’un démultiplexeur : (Voir manuel de cours à la page 30).
c-5- L’affichage multiplexé sur des afficheurs 7segments :
Réaliser l’activité n°13 du manuel d’activités de la page 23 à la page 25.
III- Evaluation :
Exercice n°1 : Donner l’équation simplifiée de la configuration suivante :

S = ……………………………………..

Exercice n°2 : Donner les équations simplifiées de la configuration suivante :

R = ………………….
…………………………………………………………………………………………….
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M = …….…………………………………………………………………………………………………………
Exercice n°3 : Soit le montage suivant à base de circuit intégré 74283 :

Compléter le tableau suivant par les bits correspondants :

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