Meteor Lake は L4 キャッシュ対応 69
ストーリー by headless
追加 部門より
追加 部門より
Intel の第 14 世代 Core プロセッサー Meteor Lake では L4 キャッシュが利用可能になるようだ
(Phoronix の記事)。
Intel の Fei Yang 氏が送った一連の「drm/i915/mtl: Define MOCS and PAT tables for MTL」と題するパッチの一つで明らかになった。このパッチでは L4 キャッシュの定義やオプションが追加されている。
Intel の Fei Yang 氏が送った一連の「drm/i915/mtl: Define MOCS and PAT tables for MTL」と題するパッチの一つで明らかになった。このパッチでは L4 キャッシュの定義やオプションが追加されている。
メモリボトルネックを解消するためかな (スコア:1)
シリコンが余っているからといって、キャッシュの階層を重ねすぎるのもどうかと。
Re:メモリボトルネックを解消するためかな (スコア:1)
シリコンが余っているからではなく必要に迫られてですよ。
DRAMの微細化も速度も消費電力も限界になってて、これ以上改善できなくなったから仕方なくやってる。
SRAMはロジックの微細化に合わせて順当に進化できたのですが、DRAMは15nmぐらいから先ほとんど進化できなくて止まってます。
DRAMもインターフェイス側の改良は続いていて、GDDRとかHBMとかで並列化によって帯域幅は向上できてるのですが、素子単体は改良できてないのでレイテンシが数十nsから速くなってないし消費電力も減ってない。
業界的にはMRAMなりPRAMなりの次世代メモリにバトンタッチする予定だったのが、どれも研究開発は出来ても実用化の壁に当たってモノになってない。
そこでCPUにはAMDの3D-VCacheのようにSRAMを積層してキャッシュ容量増やしたり、GPUでもNVIDIA、AMD共に最新世代では大容量SRAMキャッシュ追加してDRAMへのアクセス減らして性能改善してます。
Re: (スコア:0)
L1～L3増やせばよくない？
キャッシュ階層を増やすと同期大変だしTLBバグみたいな元になるし、データのコピーがL1～L4まで4重に居座ることになって、シリコンが勿体なくない？
素人考えなんだろうけどどうしても気になる。
Re:メモリボトルネックを解消するためかな (スコア:1)
簡単に言えば、容量を増やせば増やすほど低レイテンシ、低消費電力というキャッシュメモリの特性を維持できなくなるからです。
正確な理由は簡単ではないですが、容量が増えると物理的にサイズが大きくなるので距離が遠くなることと、アドレス変換のロスが重くなる。
容量を増やしても性能を維持できるなら、L1単体で大容量にすればいいのはその通り。
でも物理的な限界からそうできないから、仕方なく階層構造にしています。
Re: (スコア:0)
デバイスの設計上、高速のメモリほどセルサイズは大きく消費電力も大きくなり、大容量のメモリが遅くなるのは避けられない
トレードオフの問題を回避するためには、特性の異なるメモリを組み合わせた階層構造にせざるを得ない
という話は分かるが、ローエンドの組込プロセッサまでもシリコンが有り余ってARMやRISC-Vベースになりキャッシュがオマケについてくるのは止めてくれ.......
＃8051コアで満足できる男です
Re: (スコア:0)
近い階層のキャッシュ増やすと、検索に時間がかかって性能上がらんのじゃね？
L3増やせば、それは性能的にはL3なくしてL4積んだことにしかならないとか。
Re: (スコア:0)
CPUはメモリーを読み込んでないのでその辺は問題ない。
CPUが読み込んでいるメモリデータはブロック単位です。
ブロック単位で読み込んでブロック単位で書き込みをする…そんな仕組み
メモリアクセスの状況からどこを読んでいるかわからない。
必要とされる場所もしくは必要とされるであろう場所のブロックが読み込まれる。
そのためキャッシュの効果が上がる。
メモリーは並列読み込みで時間単位みかけで転送レートが上がればある程度は改善できる。
さらにCPUが早くなるのであれば、メモリー2枚差しじゃないと動かなくなるかもしれません。
Re: (スコア:0)
キャッシュ容量を上げた場合検索により時間がかかるようになったり本来キャッシュすべきではないものをキャッシュしやすくなるがまあそれでも速くはなるからな。
むしろ問題は高速なキャッシュほど高価というところらしい。
このまま行ったらハイエンドはそのうちCPUのキャッシュ階層が6段くらいになりさらにモジュール側にHBMがありその下にDDRがありその下にNVDIMMがありというふうになりそう。
今のシンプルな構成から比べると恐ろしく複雑。
そりゃ昔はCPUキャッシュもRAMもなかったかもしれんが…
Re: (スコア:0)
既に3階層になっているものを4階層に増やすという話はそこまで奇異だろうか
3階層のままで増やせばというなら、同じ理屈で1階層で十分だろとは思わない?
Re:メモリボトルネックを解消するためかな (スコア:1)
キャッシュ階層の数がラグランジュポイントの数を超えるのももうすぐだな。
Re: (スコア:0)
歩留まりの問題じゃね？
どんだけコスト掛けてどんだけ不合格品を出してもいいなら全部最速爆速のL1でOK。
あとL2ってCPUダイの外に出してたし。これもやはり歩留まり(と技術的な限界)が要因。
Re: (スコア:0)
DRAMを外部記憶と呼ぶ時代になるのかなあ
Re: (スコア:0)
不揮発性メモリに置き換わらないとちょっと…
Re: (スコア:0)
アプリケーションからはNVDIMMが揮発性メモリに見えるのだろうな。
Re:メモリボトルネックを解消するためかな (スコア:1)
「半導体の面積として大差無」いってのが空論
DRAMとSRAMの面積あたりの容量の差が桁違いなので、少々SRAMの集積度が上がったところで、SRAMはDRAMを代替できる容量になりません。
7nmプロセスで42mm2のSRAMが256Mbit [impress.co.jp]ってぐらいなので、
DRAMが1チップで16Gbitぐらいなのと比べると、容量が2桁少ないんです。
ロジックICの多層化って出来ないの？ (スコア:0)
いまはNANDはどんどん多層化してるが、
たとえばロジックICを多層化して、SRAM層とロジック層みたいなのが出来れば、
キャッシュ容量を大幅に増やせると思うのにね
Re: (スコア:0)
ロジック層の重ねても熱を逃がせないと同時にフル稼働できないやろ
Re: (スコア:0)
鍼みたいな熱伝導体かませばいけるやろ
Re:ロジックICの多層化って出来ないの？ (スコア:1)
Re: (スコア:0)
モノを知らないって怖いね。
多層化なんて各社すでにやってるだろう。
https://www.intel.co.jp/content/www/jp/ja/silicon-innovations/6-pillar... [intel.co.jp]
https://www.amd.com/ja/technologies/3d-v-cache [amd.com]
3D積層技術は
発熱はm3の体積に比例して増えるのに対して、放熱はm2の面積に比例してでしかできない点
垂直配線をm
Re:ロジックICの多層化って出来ないの？ (スコア:1)
シリコンを縦にスタックして貼り合わせる3D積層化と、成膜とエッチング工程を増やすNANDフラッシュの多層化とは別の技術です。
層を２倍にしてもスルーホールを増やさないといけないからロジック数は２倍にならないし、歩留まりは低下するからコストは２倍以上になるし、今のところはロジックではメリットの薄い技術でもある。
チップレット化が行き詰まった先でようやく採用される技術なんじゃないかな。
Re: (スコア:0)
まあでもすぐ行き詰まるのが見えてるし
Re: (スコア:0)
＞モノを知らないって怖いね。
こういうマウントを取るようなワードを入れるコメントがたまにあるけど、全部おなじヤツなのかね。
おそらく、リアル世界で虐げられてストレスたまってるんだろうけど、スラドに持ち込まないで欲しいね。
Re:ロジックICの多層化って出来ないの？ (スコア:2)
全部同じではないと思います。ペルソナを作って放っておくと時々子孫が生えるのを観測しているので。その時にトリビアを入れておくと一個二個はついでに持っていってくれるんですが、ほとんどは構文だけで態度や背景まで真似てくれないので残念。
Re: (スコア:0)
むしろ日本では「こんなことも知らねえのか？」系のワードは義務教育期間から学生バイト、そして会社で働くようになっても
日常生活であまりにも頻繁に使われすぎているので、その程度のことで一々「マウント取られた」とかいってたら生きてけないでしょ
リアルで引きこもりでもやってんの？
＃こういう人が子供を持ったら、ある日子供に「お父さん、そんなことも知らないの？」とか言われてキレて虐待とかしでかしそう
Re:ロジックICの多層化って出来ないの？ (スコア:1)
会社とスラドの区別がつかないから、会社のうっ憤をスラドに持ち込んじゃうんだね。
会社のうっ憤は会社で晴らそうね。
Re: (スコア:0)
そんな、昭和98年な会社はやだな
Re: (スコア:0)
っつかスラドが昭和のジジィばかりだからなｗ
あと「こんなことも知らねえのか？」ってマウント取ってるジジィって話す速度でフリック入力もできねーとか
逆の立場から見たらお前が無能ってことにも気付けと。
Re: (スコア:0)
ロジックとメモリの積層だと、チップ単位の積層は既に実用化されてるし、別コメにもあるので割愛。
ロジック自体の積層なら CFET が答えです。
1nm世代以降に向けて研究開発してます。
https://xtech.nikkei.com/atcl/nxt/column/18/00001/07897/ [nikkei.com]
髭剃りの前例にならうと (スコア:0)
6次キャッシュまではいける。
Re: (スコア:0)
HDDのプラッタも5枚程度で限界だったのも今や昔の話
ヘリウムだの力技使ってはいるけど、10枚とか製品化されてるものなぁ
ついにMRAM？ (スコア:0)
intelがSTT-MRAMによる1GB4次キャッシュの話が出たのはもう４年も前だった
MRAMそろそろもっと来てほしい
https://pc.watch.impress.co.jp/docs/news/event/1224746.html [impress.co.jp]
Re: (スコア:0)
不揮発なんやな。
1GBの不揮発メモリ、使い道は思いつかないな。不揮発性はおまけで、大容量キャッシュとしてもメリットがメインか？
SSHD的な使い方には電断時のデータ保護によさそうだが、SSHDが流行らないからなあ。
Re:ついにMRAM？ (スコア:2)
不揮発なんやな。
1GBの不揮発メモリ、使い道は思いつかないな。不揮発性はおまけで、大容量キャッシュとしてもメリットがメインか？
不揮発ということは、記憶保持に電力が不要ということで、省電力ということです。おまけではないと思います。
Re:ついにMRAM？ (スコア:1)
PC Watchには
とあるので、そこまで単純じゃなさそう。SRAMは揮発性だけど電源が入っている限りリフレッシュ動作は不要だし。スリープ時に消費電力ゼロを活かせるのはキャッシュよりメインメモリじゃないかな。ただしOSにも不揮発性メモリの知識が必要だけど
Re:ついにMRAM？ (スコア:2)
それは STT-MRAM の書き込みを高速化したときの問題で、MRAM 全般の問題ではないという認識でいます。
PC Watch: 超高速の不揮発性キャッシュを実現する次世代MRAM技術 [impress.co.jp]（2019年5月27日）
試作した記憶素子は、STT-MRAMモードのスイッチングとSOT-MRAMモードのスイッチングの両方で動作した。STT-MRAMモードのスイッチングに必要な電圧は約0.5V～1.0Vで、スイッチング(平行状態から反平行状態への遷移)に必要な電圧パルスの時間は5ns～20nsだった。なお、外部磁界は印加していない。
SOT-MRAMモードのスイッチングに必要な電圧は約0.3V～1.0Vで、スイッチングに必要なパルスの時間は0.28ns(280ps)～5nsだった。外部磁界の大きさは24mTである。同じスイッチング電圧で比較すると、STTモードで5nsのときに、SOTモードでは280psとスイッチング時間が10分の1以下に短くなっていた。
そしてスイッチングに必要なエネルギーは、STTモードが5nsのスイッチングで約470fJであるのに対し、SOTモードが280psのスイッチングで約350fJで済んだ。高速かつ低消費エネルギーになっている。
製品が出荷されている STT-MRAM に比べ SOT-MRAM は研究開発中ですが。最近の記事だと TECH+: 連載 高密度ラストレベル・キャッシュメモリ・アプリへの扉を開く新たなSOT-MRAMアーキテクチャ [mynavi.jp]（2023/03/15-16）とかがありました。
この不揮発性SOT-MRAMメモリを市場に投入するには、さらにいくつかの開発が必要である。
AIブームで進行する第4次“熱危機”、スピン利用で消費電力が1000分の1に [nikkei.com]
このあたり読みたいんですが、脱会してしまったので読めない。
Re: (スコア:0)
SOT-MRAMはかなり有望な技術だし、L1は無理にしてもL3キャッシュなら代替できる性能に近づいてます。
ただし、それでSRAMを置き換えられるかというと難しい。なにせSRAMに比べてキャッシュ用途での利点が無いから。
キャッシュだとNVメモリの利点を生かしきれません。
保持電力が低いと言ったって、それが有効になる用途だと今のSRAMキャッシュでも電力停止したり、保持電力ぎりぎりまで電圧下げてリーク削減したり、既に対策があります。
それに対して、SOTで削減したと言ってもSRAMより書き込み時の電力が数倍大きいのは解消する目途が無いし、速度もSRAMには及ばない。
追加の製造コスト払ってまでわざわざSRAMから乗り換える理由が見えないのが現状です。
Re: (スコア:0)
じゃあ386時代みたいに外付けスロットキャッシュメモリとして使えば冷却は楽になるんじゃ。
（システム）ストレージドライブ用フラッシュメモリもあれだけ高熱を発するから内蔵化困難なのだし（実際にはコントローラーの発熱が大きいらしいが）。
Re: (スコア:0)
外付けは遅い。CPU外まで高速バス作る技術的なハードルも高い。
Re: (スコア:0)
なるほど。そういうことか。
1GBもあれば電力消費も多いだろうし。
それにしても、メインメモリが8GBとかの現状で、+1GBというのは無視できないな。
キャッシュではなく、メインメモリの一部として使った方がいいんじゃね？
というのと、お高いのでしょう？ という気がする。
全コアプロセッサに載るんだろうか？
Re:ついにMRAM？ (スコア:2)
数年内にそのキャッシュメモリの方を実装上はメインメモリとしてDRAMはswapにするロードマップが見える気がしません? 高速CPUと低速CPUとサウスブリッジと磁気コアMRAMを高密度基板に乗せて……VLSI以前の時代にそんな感じのパッケージをIBMが"マイクロ-ミニチュア"方式と呼んで推していたとか聞いたことがありますが……
Re: (スコア:0)
多分低価格帯向けにはその手の大容量キャッシュなしになると思う。中ランクがその手のキャッシュあり高価格は両方選べるみたいな。
高価格帯のXeonだとオンパッケージでHBM載ってたりする。HBMをメインメモリにしてDDRをスワップにするのとDDRをメインメモリにしてHBMをキャッシュにするのの二択らしい。
Re: (スコア:0)
検索すると2024年には市場規模が40倍になるなんて威勢のいい2020年の記事が出てくるけど目標は達成できそうなんだろうか
Re: (スコア:0)
Meteor Lakeに載れば、余裕で達成できそうな気がする。
確実に効果を出さないと (スコア:0)
「L4キャッシュは無効にしたほうが早い」が初代機で定番になり、悪名がつく気がする。
Re: (スコア:0)
あれだよ、ベンチと一部ゲームでは有効にすると速くなるが、殆どの環境では遅くなる。
もしくは、すぐに熱くなって性能が打ち止めに、液冷か窒素なら速いとか。
Re: (スコア:0)
多重下請け構造の如く、
CPU「L1キャッシュが覚えるから俺は覚えなくてヨシ！」
L1「L2キャッシュが覚えるから俺は覚えなくてヨシ！」
L2「L3キャッシュが覚えるから俺は覚えなくてヨシ！」
L3「L4キャッシュが覚えるから俺は覚えなくてヨシ！」
L4「CPUが何とかするから俺は覚えなくてヨシ！」
と無責任構造になりそう。
Re:確実に効果を出さないと (スコア:1)
キャッシュ階層には2種類あります。
親分が覚えているものは子分も覚えている方式と親分が覚えていないといけないことを親分が、親分が覚えきれない分を子分が覚える方式です。
当然前者のほうが容量上無駄が出るが高速で後者のほうが容量を無駄なく使えるが低速です。
必然的にパソコン向けCPUメーカー大手の青い方は前者を緑の方は後者を使っていたのですがまあ青い方も音を上げて後者にしましたね。
Re:確実に効果を出さないと (スコア:1)
それでもメモリさんが何とかするから、動いてはいるという悪夢。
Re: (スコア:0)
それってまぁ、2番目が全責任を引き受けて腹切ればトップの体面と組織自体は守れるっていう日本人の叡智なんだけどね。
2番目が責任取らないどころかトップの後釜を狙ったり下に責任を押し付けるようなことをやらかすから全員無責任って状態になったんだけど。